Geração Condicional

Parte da seção Design e Verificação RTL do Journey de Verilog da Coddy. Lição 14 de 38.

Um generate-if seleciona uma estrutura de hardware usando um parameter constante. Apenas um ramo é elaborado para uma determinada instância. Um if procedural ou uma expressão condicional com um sinal seleciona o comportamento em tempo de execução; ele não substitui a configuração de generate.

Trecho relevante; as declarações e conexões ao redor são fornecidas no desafio.

generate
    if(INVERT) begin: inverted
        assign y = ~a;
    end else begin: direct
        assign y = a;
    end
endgenerate

O parameter escolhe qual driver é construído para esta instância.

Use generate-if para configurações constantes e a seleção RTL comum para controles em tempo de execução.

Desafio

Médio

Use generate condicional: MODE=0 passa a inalterado; MODE=1 inverte todos os oito bits de a. A entrada b não é utilizada. MODE é 0 ou 1. O testbench instancia ambas as configurações e imprime y0 depois y1.

Complete o design.v e preserve seus nomes de módulos e portas. O testbench.v bloqueado fornece as mudanças de entrada e imprime as saídas depois que elas se estabilizam. Ele escolhe um cenário usando um argumento do simulador como +CASE=1; nenhuma entrada padrão é necessária. Não adicione impressão, atrasos ou terminação de simulação ao design. A saída esperada é uma linha de valores decimais por observação, separados por um espaço e terminando com uma nova linha.

Experimente você mesmo

module dut #(parameter MODE=0) (input [7:0] a,b, output [7:0] y);
    assign y=0;
endmodule

Teste seus conhecimentos

Esta lição inclui um quiz rápido. Comece a lição para respondê-lo e acompanhar seu progresso.

Todas as lições de Design e Verificação RTL

1RTL Combinacional Confiável

Valores padrão evitam latches Codificadores de prioridade Validação One-Hot Decodificação segura de case Recapitulação - Roteador de requisições

4RTL Sequencial Controlado

Prioridade de Reset e Enable Contadores Saturantes Pipeline de Dados e Valid Detecção de Bordas Amostradas Recapitulação - Contador de Eventos

7Projeto - Monitor de Amostras

Acumular Amostras Aceitar Amostras Habilitadas

Limpar a Janela Atual

Contar Amostras Aceitas

Disparar um Alarme de Limite

2Larguras e Aritmética com Sinal

Preservando Bits de Carry Comparações com Sinal Deslocamentos Aritméticos à Direita Overflow e Saturação Recapitulação — Diferença com Sinal

5Memória e Tabelas de Consulta

Tabelas ROM Combinacionais Armazenamento em Matriz de Registradores Portas de Leitura Registradas Encaminhamento entre Leitura e Escrita Recapitulação — Banco com Duas Leituras

8Desafios Finais

Desafio - Pipeline de Paridade Desafio - Eventos de Padrão Desafio - Soma Limitada

3RTL Reutilizável

Funções Combinacionais Parâmetros Seguros quanto à Largura Laços de GeraçãoGeração CondicionalRecapitulação - Máscara de Bits Reutilizável

6Testbenches com Autoverificação

Verificações de Quatro Estados Tarefas de Verificação Reutilizáveis Modelos de Referência e Pontuações Cobertura de Limites e Controle Recapitulação - Auditoria do Somador

Pratique por conta própria: Compilador de Verilog online