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Aprenda Verilog
Um curso de Verilog online, gratis e interativo. Você escreve Verilog em cada aula - módulos e portas, wires e registers, primitivas de portas lógicas, always blocks, FSMs e os padrões de testbench que os projetistas digitais usam de verdade - com dicas de IA quando a saída da sua simulação não bate com o que você esperava, e um certificado gratis ao terminar.
2,500+ codders inscritos
- Ideal para iniciantes
Ajuda de codificação com IA
Lições interativas e práticas
Narração em áudio em todas as lições
Questionários para testar seu conhecimento
Certificado grátis de conclusão
Programa
Seção 1
Fundamentos
Começar seçãoIniciarExpandirRecolherConstrua uma base sólida em design digital com habilidades essenciais de VerilogIntrodução
5 lições433- 01O que é VerilogDesafio
- 02Hardware vs SoftwareQuiz
- 03Níveis de Abstração de ProjetoDesafioQuiz
- 04Seu Primeiro MóduloDesafioQuiz
- 05ComentáriosDesafioQuiz
Tipos de Dados
7 lições753- 01Tipo WireDesafioQuiz
- 02Tipo RegDesafioQuiz
- 03Integer e RealDesafioQuiz
- 04VetoresDesafioQuiz
- 05ArraysDesafioQuiz
- 06ParâmetrosDesafioQuiz
- 07Recapitulação - Declarar SinaisDesafio
Sistemas de Numeração
6 lições646- 01Representação BináriaDesafioQuiz
- 02Números com Tamanho DefinidoDesafioQuiz
- 03Números sem Tamanho DefinidoDesafioQuiz
- 04Números NegativosDesafioQuiz
- 05Valores Especiais X e ZDesafioQuiz
- 06Recapitulação - Formatos de NúmerosDesafio
Operadores Parte 1
5 lições535- 01Operadores AritméticosDesafioQuiz
- 02Operador de MóduloDesafioQuiz
- 03Operadores de ComparaçãoDesafioQuiz
- 04Recapitulação - Matemática SimplesDesafio
- 05Operadores BitwiseDesafioQuiz
Operadores Parte 2
6 lições647- 01Operadores LógicosDesafioQuiz
- 02Operadores de ReduçãoDesafioQuiz
- 03Operadores de DeslocamentoDesafioQuiz
- 04Operador de ConcatenaçãoDesafioQuiz
- 05Operador CondicionalDesafioQuiz
- 06Recapitulação - Desafio de OperadoresDesafio
Módulos
7 lições755- 01Estrutura de MóduloDesafioQuiz
- 02Portas de Entrada e SaídaDesafioQuiz
- 03Portas InoutDesafioQuiz
- 04Instanciação de MóduloDesafioQuiz
- 05Mapeamento de Portas por NomeDesafioQuiz
- 06Mapeamento de Portas por OrdemDesafioQuiz
- 07Recapitulação - Construa um MóduloDesafio
Atribuição e Portas Lógicas
6 lições648- 01Atribuição ContínuaDesafioQuiz
- 02Atribuição com OperadoresDesafioQuiz
- 03Primitivas de Portas IntegradasDesafioQuiz
- 04Portas AND, OR e NOTDesafioQuiz
- 05Portas XOR e XNORDesafioQuiz
- 06Recapitulação - Circuito de Portas LógicasDesafio
Projeto Meio Somador
Projeto3 lições1- 01Escrevendo o MóduloDesafio
- 02Projetando a LógicaProjeto
- 03Escrevendo o TestbenchProjeto
Blocos Procedurais
6 lições646- 01Bloco AlwaysDesafioQuiz
- 02Bloco InitialDesafioQuiz
- 03Lista de SensibilidadeDesafioQuiz
- 04Atribuição BloqueanteDesafioQuiz
- 05Atribuição Não BloqueanteDesafioQuiz
- 06Recapitulação - Always vs InitialDesafio
Tomada de Decisão
6 lições635- 01Instrução IfDesafioQuiz
- 02If - ElseDesafioQuiz
- 03Recapitulação - Comparador SimplesDesafio
- 04Instrução CaseDesafioQuiz
- 05Casex e CasezDesafioQuiz
- 06Recapitulação - Projeto de ALUDesafio
Laços
6 lições646- 01Laço ForDesafioQuiz
- 02Laço WhileDesafioQuiz
- 03Laço RepeatDesafioQuiz
- 04Laço ForeverDesafioQuiz
- 05Instrução DisableDesafioQuiz
- 06Recapitulação - Padrões de LoopDesafio
Projeto de Multiplexador
Projeto3 lições1- 01Projeto de Mux 2 para 1Desafio
- 02Projeto de Mux 4 para 1Projeto
- 03Usando a Instrução CaseProjeto
Temporização e Atrasos
6 lições645- 01O que são AtrasosDesafioQuiz
- 02Atrasos de PortaDesafioQuiz
- 03Atrasos de AtribuiçãoDesafioQuiz
- 04Diretiva TimescaleDesafioQuiz
- 05Geração de ClockDesafioQuiz
- 06Recapitulação - Controle de TemporizaçãoDesafio
Fundamentos de Testbench
6 lições645- 01O que é um TestbenchDesafioQuiz
- 02Criando EstímulosDesafioQuiz
- 03Display e MonitorDesafioQuiz
- 04Dumpfile e DumpvarsDesafioQuiz
- 05Usando Tarefas de SistemaDesafioQuiz
- 06Recapitulação - Testbench CompletoDesafio
Controlador de Semáforo
Projeto5 lições1- 01Definindo os EstadosDesafio
- 02Lógica da Máquina de EstadosProjeto
- 03Temporizando as TransiçõesProjeto
- 04Escrevendo o TestbenchProjeto
- 05Verificando a SaídaProjeto
Desafios Finais
3 lições3- 01Contador de 4 BitsDesafio
- 02Projeto de DecodificadorDesafio
- 03Registrador de DeslocamentoDesafio
UART
Projeto4 lições1- 01Contador de bitsDesafio
- 02Máquina de estadosProjeto
- 03Projeto do transmissorProjeto
- 04TestbenchProjeto
Por que aprender Verilog com a Coddy
- Escreva e simule Verilog real no seu navegador. Sem instalar Icarus, Vivado nem ModelSim - cada aula compila seu módulo Verilog e roda o testbench no servidor, e mostra na hora a saída da simulação e qualquer erro de compilação.
- Verilog como os projetistas digitais usam de fato: módulos e portas, wires vs. registers, primitivas de portas lógicas (AND/OR/NOT/XOR), atribuições blocking vs. non-blocking, always blocks combinacionais e sequenciais, parâmetros, máquinas de estados finitos e testbenches com
$display,$monitore$dumpvars. As bases da linguagem de descrição de hardware que você precisa antes de encostar numa FPGA. - As dicas de IA guiam você pelas partes de Verilog que confundem todo mundo: blocking vs. non-blocking dentro de always blocks, quando usar
wireoureg, números com e sem tamanho, e o que significam os valoresxez, para que você construa o modelo mental correto de hardware (não de software) desde a primeira aula. - Construa projetos de hardware reais, não só exercícios: um meio-somador (half adder), um multiplexador 2-para-1 e 4-para-1, um controlador de semáforo como FSM e um transmissor UART. Cada projeto vem com seu próprio testbench para você ver o design simulado de ponta a ponta.
Perguntas frequentes sobre aprender Verilog
Para que serve Verilog?
Verilog é uma linguagem de descrição de hardware (HDL) usada para projetar e simular circuitos digitais - FPGAs, ASICs e os chips dentro de quase todos os dispositivos modernos. Os engenheiros descrevem o comportamento do hardware em Verilog, simulam para verificar se está correto e depois sintetizam até as portas lógicas e flip-flops reais. É a linguagem padrão em empresas como Intel, AMD, NVIDIA, Apple, Qualcomm e na maioria das casas de FPGA.
Verilog é difícil de aprender?
Verilog parece bastante com C, mas o modelo mental é completamente diferente - você está descrevendo hardware que roda em paralelo, não software que executa linha por linha. A sintaxe é fácil; o difícil é pensar em termos de wires, registers e bordas de clock no lugar de variáveis e chamadas de função. O curso introduz o pensamento de hardware aos poucos, começando com lógica combinacional simples e avançando até always blocks com clock, máquinas de estados finitos e testbenches completos.
Verilog vs. VHDL: qual aprender?
As duas são HDLs principais e fazem o mesmo trabalho. Verilog (e seu sucessor SystemVerilog) domina na indústria de semicondutores dos EUA, nas grandes empresas de chips e na maioria dos fluxos de verificação modernos. VHDL é mais comum na indústria europeia, aeroespacial e de defesa. Se você não tem um empregador específico em mente, Verilog é o HDL inicial mais seguro - é mais próximo de C na sintaxe e tem um ecossistema maior de ferramentas gratuitas e projetos open source.
Preciso saber Verilog para trabalhar com FPGAs?
Sim - Verilog (ou VHDL, ou cada vez mais SystemVerilog) é como você descreve o que uma FPGA realmente faz. As ferramentas dos fabricantes como Vivado, Quartus e Lattice Radiant aceitam Verilog/SystemVerilog como entrada. Existem ferramentas visuais e de síntese de alto nível (HLS), mas qualquer coisa além de um projeto de brinquedo numa FPGA acaba sendo escrito ou lido em Verilog.
Quanto tempo leva para aprender Verilog?
As bases de Verilog -módulos, portas, wires, registers, operadores, always blocks simples- levam de duas a três semanas de prática diária. Ficar confortável com máquinas de estados, testbenches e os projetos do curso (half adder, multiplexador, semáforo com FSM, UART) costuma levar mais um a dois meses. O próximo passo -rodar seus designs numa FPGA real- é uma curva de aprendizado à parte, além da linguagem.
Posso aprender Verilog online de graça?
Sim. O curso interativo de Verilog é gratis: aulas completas, exercícios de código, testbenches simulados e um certificado. Verilog compila e simula no servidor, então você não precisa instalar Icarus Verilog, Vivado nem nenhuma toolchain de FPGA no seu computador para começar a escrever HDL real.
