Aprenda Verilog
Um curso de Verilog online, gratis e interativo. Você escreve Verilog em cada aula, com dicas de IA quando a saída da sua simulação não bate com o que você esperava, e um certificado gratis ao terminar.
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90 lições78 desafios534 perguntas de quiz
- Ideal para iniciantes
Ajuda de codificação com IA
Lições interativas e práticas
Narração em áudio em todas as lições
Questionários para testar seu conhecimento
Certificado grátis de conclusão
Programa
Seção 1
Fundamentos
Começar seçãoIniciarExpandirRecolherConstrua uma base sólida em design digital com habilidades essenciais de VerilogIntrodução
5 lições433Tipos de Dados
7 lições753Sistemas de Numeração
6 lições646Operadores Parte 1
5 lições535Operadores Parte 2
6 lições647Módulos
7 lições755Atribuição e Portas Lógicas
6 lições648Projeto Meio Somador
Projeto3 lições1Blocos Procedurais
6 lições646Tomada de Decisão
6 lições635Laços
6 lições646Projeto de Multiplexador
Projeto3 lições1Temporização e Atrasos
6 lições645Fundamentos de Testbench
6 lições645Controlador de Semáforo
Projeto5 lições1Desafios Finais
3 lições3UART
Projeto4 lições1
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Read, listen, test yourself, ask the AI, or look up anything you've already covered. Every lesson meets you where you are.
A variable is a named container that stores a value you can reference later in your program.
In Python, you create one by writing the name, an equals sign, then the value you want to store.
The value can change over time - reassigning the name simply points it to a new value.
Prove Your Skills
Earn certificates for every course you complete. Add them to your LinkedIn profile and resume to showcase your coding expertise to employers.
Certificate of CompletionPython Fundamentals
Add to LinkedInPor que aprender Verilog com a Coddy
- Escreva e simule Verilog real no seu navegador. Sem instalar Icarus, Vivado nem ModelSim - cada aula compila seu módulo Verilog e roda o testbench no servidor, e mostra na hora a saída da simulação e qualquer erro de compilação.
- Verilog como os projetistas digitais usam de fato: módulos e portas, wires vs. registers, primitivas de portas lógicas (AND/OR/NOT/XOR), atribuições blocking vs. non-blocking, always blocks combinacionais e sequenciais, parâmetros, máquinas de estados finitos e testbenches com
$display,$monitore$dumpvars. As bases da linguagem de descrição de hardware que você precisa antes de encostar numa FPGA. - As dicas de IA guiam você pelas partes de Verilog que confundem todo mundo: blocking vs. non-blocking dentro de always blocks, quando usar
wireoureg, números com e sem tamanho, e o que significam os valoresxez, para que você construa o modelo mental correto de hardware (não de software) desde a primeira aula. - Construa projetos de hardware reais, não só exercícios: um meio-somador (half adder), um multiplexador 2-para-1 e 4-para-1, um controlador de semáforo como FSM e um transmissor UART. Cada projeto vem com seu próprio testbench para você ver o design simulado de ponta a ponta.
Perguntas frequentes sobre aprender Verilog
Para que serve Verilog?
Verilog é difícil de aprender?
Verilog vs. VHDL: qual aprender?
Preciso saber Verilog para trabalhar com FPGAs?
Quanto tempo leva para aprender Verilog?
Posso aprender Verilog online de graça?
