Recapitulação - Contador de Eventos
Parte da seção Design e Verificação RTL do Journey de Verilog da Coddy. Lição 20 de 38.
Desafio
MédioConte as transições de subida amostradas de sig síncrono em um contador de 4 bits. Sature em 15. O rst síncrono limpa o contador e o nível anterior. Um sig alto imediatamente após o reset conta como um evento de subida. Colunas de saída: count. Todos os controles e dados permanecem estáveis antes de cada borda de subida do clock; os resultados são observados depois.
Complete o design.v e preserve os nomes dos módulos e as portas. O testbench.v bloqueado fornece alterações nas entradas e imprime as saídas depois que elas se estabilizam. Ele escolhe um cenário usando um argumento do simulador como +CASE=1; nenhuma entrada padrão é necessária. Não adicione impressão, atrasos ou encerramento da simulação ao design. A saída esperada é uma linha de valores decimais por observação, separados por um espaço e terminando com uma nova linha.
Experimente você mesmo
module dut (input clk, input rst, input sig, output reg [3:0] count);
// Substitua este placeholder pelo seu design.
initial count = 0;
endmoduleTodas as lições de Design e Verificação RTL
1RTL Combinacional Confiável
Valores padrão evitam latchesCodificadores de prioridadeValidação One-HotDecodificação segura de caseRecapitulação - Roteador de requisições4RTL Sequencial Controlado
Prioridade de Reset e EnableContadores SaturantesPipeline de Dados e ValidDetecção de Bordas AmostradasRecapitulação - Contador de Eventos7Projeto - Monitor de Amostras
Acumular AmostrasAceitar Amostras Habilitadas
Limpar a Janela AtualContar Amostras AceitasDisparar um Alarme de Limite2Larguras e Aritmética com Sinal
Preservando Bits de CarryComparações com SinalDeslocamentos Aritméticos à DireitaOverflow e SaturaçãoRecapitulação — Diferença com SinalPratique por conta própria: Compilador de Verilog online