Preservando Bits de Carry

Parte da seção Design e Verificação RTL do Journey de Verilog da Coddy. Lição 6 de 38.

A largura do sinal determina quais bits podem ser representados. Torne explícita a intenção aritmética estendendo os operandos antes de uma operação. Somar dois valores sem sinal de 8 bits pode exigir nove bits no resultado; atribuir apenas oito bits mantém os oito bits menos significativos e perde o carry.

Trecho relevante; as declarações e conexões ao redor são fornecidas no desafio.

wire [8:0] total;
assign total = {1'b0,a} + {1'b0,b};

Cada operando tem explicitamente nove bits de largura, correspondendo à soma completa.

Escolha a largura de resultado necessária e estenda os operandos antes da aritmética.

Desafio

Médio

Some a e b unsigned de 8 bits sem perder o carry. Retorne a soma completa de 9 bits em total. Estenda explicitamente ambos os operandos para nove bits. Colunas de saída: total. Todos os valores de estímulo são valores binários conhecidos.

Complete design.v e preserve os nomes e as portas de seus módulos. O testbench.v bloqueado fornece alterações nas entradas e imprime as saídas depois que elas se estabilizam. Ele escolhe um cenário usando um argumento do simulador, como +CASE=1; não é necessária entrada padrão. Não adicione impressão, atrasos ou encerramento da simulação ao design. A saída esperada é uma linha de valores decimais por observação, separados por um espaço e terminando com uma nova linha.

Experimente você mesmo

module dut (input [7:0] a, input [7:0] b, output [8:0] total);
    // Substitua este placeholder pelo seu design.
    assign total = 0;
endmodule

Teste seus conhecimentos

Esta lição inclui um quiz rápido. Comece a lição para respondê-lo e acompanhar seu progresso.

Todas as lições de Design e Verificação RTL

1RTL Combinacional Confiável

Valores padrão evitam latches Codificadores de prioridade Validação One-Hot Decodificação segura de case Recapitulação - Roteador de requisições

4RTL Sequencial Controlado

Prioridade de Reset e Enable Contadores Saturantes Pipeline de Dados e Valid Detecção de Bordas Amostradas Recapitulação - Contador de Eventos

7Projeto - Monitor de Amostras

Acumular Amostras Aceitar Amostras Habilitadas

Limpar a Janela Atual

Contar Amostras Aceitas

Disparar um Alarme de Limite

2Larguras e Aritmética com Sinal

Preservando Bits de CarryComparações com Sinal Deslocamentos Aritméticos à Direita Overflow e Saturação Recapitulação — Diferença com Sinal

5Memória e Tabelas de Consulta

Tabelas ROM Combinacionais Armazenamento em Matriz de Registradores Portas de Leitura Registradas Encaminhamento entre Leitura e Escrita Recapitulação — Banco com Duas Leituras

8Desafios Finais

Desafio - Pipeline de Paridade Desafio - Eventos de Padrão Desafio - Soma Limitada

3RTL Reutilizável

Funções Combinacionais Parâmetros Seguros quanto à Largura Laços de Geração Geração Condicional Recapitulação - Máscara de Bits Reutilizável

6Testbenches com Autoverificação

Verificações de Quatro Estados Tarefas de Verificação Reutilizáveis Modelos de Referência e Pontuações Cobertura de Limites e Controle Recapitulação - Auditoria do Somador

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