Validação One-Hot

Parte da seção Design e Verificação RTL do Journey de Verilog da Coddy. Lição 3 de 38.

Os dados one-hot têm exatamente um bit ativado. Um decodificador gera esses dados, enquanto a validação verifica os dados recebidos antes de usá-los. Para valores binários conhecidos, um valor diferente de zero é one-hot quando bits & (bits - 1) é zero. Esta seção não usa esse atalho para classificar X ou Z.

Trecho relevante; as declarações e conexões ao redor são fornecidas no desafio.

assign one_hot = (bits != 0) && ((bits & (bits - 1)) == 0);

A verificação de não zero exclui o estado ocioso; o truque de bits rejeita vários bits definidos.

Diferencie zero, exatamente um bit definido e vários bits definidos ao validar solicitações.

Desafio

Médio

Para bits de entrada conhecidos de 4 bits, defina valid como ativo somente quando exatamente um bit estiver em nível alto. Use a verificação de não zero junto com bits & (bits - 1). Colunas de saída: valid. Todos os valores de estímulo são valores binários conhecidos.

Complete design.v e preserve os nomes e as portas do módulo. O testbench.v bloqueado fornece alterações nas entradas e imprime as saídas depois que elas se estabilizam. Ele escolhe um cenário usando um argumento do simulador, como +CASE=1; não é necessária entrada padrão. Não adicione impressão, atrasos ou encerramento da simulação ao design. A saída esperada é uma linha de valores decimais por observação, separados por um espaço e terminando com uma nova linha.

Experimente você mesmo

module dut (input [3:0] bits, output valid);
    // Substitua este placeholder pelo seu design.
    assign valid = 0;
endmodule

Teste seus conhecimentos

Esta lição inclui um quiz rápido. Comece a lição para respondê-lo e acompanhar seu progresso.

Todas as lições de Design e Verificação RTL

1RTL Combinacional Confiável

Valores padrão evitam latches Codificadores de prioridadeValidação One-HotDecodificação segura de case Recapitulação - Roteador de requisições

4RTL Sequencial Controlado

Prioridade de Reset e Enable Contadores Saturantes Pipeline de Dados e Valid Detecção de Bordas Amostradas Recapitulação - Contador de Eventos

7Projeto - Monitor de Amostras

Acumular Amostras Aceitar Amostras Habilitadas

Limpar a Janela Atual

Contar Amostras Aceitas

Disparar um Alarme de Limite

2Larguras e Aritmética com Sinal

Preservando Bits de Carry Comparações com Sinal Deslocamentos Aritméticos à Direita Overflow e Saturação Recapitulação — Diferença com Sinal

5Memória e Tabelas de Consulta

Tabelas ROM Combinacionais Armazenamento em Matriz de Registradores Portas de Leitura Registradas Encaminhamento entre Leitura e Escrita Recapitulação — Banco com Duas Leituras

8Desafios Finais

Desafio - Pipeline de Paridade Desafio - Eventos de Padrão Desafio - Soma Limitada

3RTL Reutilizável

Funções Combinacionais Parâmetros Seguros quanto à Largura Laços de Geração Geração Condicional Recapitulação - Máscara de Bits Reutilizável

6Testbenches com Autoverificação

Verificações de Quatro Estados Tarefas de Verificação Reutilizáveis Modelos de Referência e Pontuações Cobertura de Limites e Controle Recapitulação - Auditoria do Somador

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