Recapitulação - Máscara de Bits Reutilizável

Parte da seção Design e Verificação RTL do Journey de Verilog da Coddy. Lição 15 de 38.

Desafio

Médio

Construa um circuito de limpeza de bits de WIDTH bits com um loop generate nomeado: cada bit de saída é igual ao bit correspondente de a E à inversão de b nessa posição. b é uma máscara de limpeza. WIDTH é positivo. O testbench bloqueado instancia valores de WIDTH 1, 4 e 8, usando os bits menos significativos de a e b para as instâncias mais estreitas. As colunas de saída são y1, y4 e y8 em decimal.

Complete design.v e preserve os nomes e as portas de seu módulo. O testbench.v bloqueado fornece alterações nas entradas e imprime as saídas depois que elas se estabilizam. Ele escolhe um cenário usando um argumento do simulador, como +CASE=1; não é necessária entrada padrão. Não adicione impressão, atrasos ou encerramento da simulação ao design. A saída esperada é uma linha de valores decimais por observação, separados por um espaço e terminados por uma nova linha.

Experimente você mesmo

module dut #(parameter WIDTH=4) (input [WIDTH-1:0] a,b, output [WIDTH-1:0] y);
    // Implemente o circuito parametrizado.
    assign y = 0;
endmodule