Recapitulação - Roteador de requisições
Parte da seção Design e Verificação RTL do Journey de Verilog da Coddy. Lição 5 de 38.
Desafio
MédioAceite uma solicitação de 4 bits somente se exatamente um bit estiver definido. Quando válida, gere o índice do bit selecionado em code e defina valid. Para solicitações ociosas ou múltiplas, tanto code quanto valid devem ser zero. Colunas de saída: code, valid. Todos os valores de estímulo são valores binários conhecidos.
Complete design.v e preserve os nomes e as portas de seu módulo. O testbench.v bloqueado fornece alterações nas entradas e imprime as saídas depois que elas se estabilizam. Ele escolhe um cenário usando um argumento do simulador, como +CASE=1; nenhuma entrada padrão é necessária. Não adicione impressão, atrasos ou encerramento da simulação ao design. A saída esperada é uma linha de valores decimais por observação, separados por um espaço e terminados por uma nova linha.
Experimente você mesmo
module dut (input [3:0] req, output reg [1:0] code, output reg valid);
// Substitua este placeholder pelo seu design.
initial code = 0;
initial valid = 0;
endmoduleTodas as lições de Design e Verificação RTL
1RTL Combinacional Confiável
Valores padrão evitam latchesCodificadores de prioridadeValidação One-HotDecodificação segura de caseRecapitulação - Roteador de requisições4RTL Sequencial Controlado
Prioridade de Reset e EnableContadores SaturantesPipeline de Dados e ValidDetecção de Bordas AmostradasRecapitulação - Contador de Eventos7Projeto - Monitor de Amostras
Acumular AmostrasAceitar Amostras Habilitadas
Limpar a Janela AtualContar Amostras AceitasDisparar um Alarme de Limite2Larguras e Aritmética com Sinal
Preservando Bits de CarryComparações com SinalDeslocamentos Aritméticos à DireitaOverflow e SaturaçãoRecapitulação — Diferença com SinalPratique por conta própria: Compilador de Verilog online