Recapitulação - Auditoria do Somador

Parte da seção Design e Verificação RTL do Journey de Verilog da Coddy. Lição 30 de 38.

Desafio

Médio

Implemente a auditoria para um somador sem sinal de quatro bits. Acumule checked e errors como na lição sobre scoreboard e preserve os bits de cobertura: o bit 0 indica a=b=0, o bit 1 indica a=b=15 e o bit 2 indica todos os outros pares de entrada. Compare actual com a soma completa de cinco bits usando desigualdade de quatro estados. O chamador inicializa todos os contadores e sinalizadores. Este módulo contém uma task exclusiva de simulação, chamada pelo testbench bloqueado. Colunas de saída: checked, errors, seen.

Complete design.v e preserve os nomes do módulo e suas portas. O testbench.v bloqueado fornece as alterações de entrada e imprime as saídas depois que elas se estabilizam. Ele escolhe um cenário usando um argumento do simulador, como +CASE=1; não é necessária entrada padrão. Mantenha a impressão e o controle do cenário no testbench bloqueado; implemente apenas o corpo da task. A saída esperada é uma linha de valores decimais por observação, separados por um espaço e terminando com uma nova linha.

Experimente você mesmo

module dut;
    task audit;
        input [3:0] a,b;
        input [4:0] actual;
        inout integer checked,errors;
        inout [2:0] seen;
        reg [4:0] expected;
        begin
            // Complete a tarefa do verificador.
            checked=checked;errors=errors;seen=seen;
        end
    endtask
endmodule