注释

本课属于 Coddy Verilog 学习旅程的“基础知识”单元。第 4 课，共 90 课。

注释是代码中的备注，计算机会忽略它们。注释可以帮助解释代码的作用。

1. 单行注释

// 这是一条单行注释
assign c = a & b;  // 注释也可以写在代码后面

// 后面的所有内容都会被计算机忽略。

2. 多行注释

/* 这是一个多行注释
   它可以跨越多行
   适合用于较长的说明 */
assign c = a & b;

/* 和 */ 之间的所有内容都会被忽略。

挑战

在这个挑战中，你需要为现有模块添加注释。

要做什么：

亲手试试


module test(
  input clk,
  input reset,
  output reg [3:0] count
);

  initial $display("Comments are ignored by the computer");
  
endmodule

自我测试

这节课包含一个小测验。开始学习即可作答，并记录你的进度。

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