你的第一个模块

本课属于 Coddy Verilog 学习旅程的“基础知识”单元。第 3 课，共 90 课。

模块是 Verilog 中的基本构建块。每段 Verilog 代码都位于一个模块中。

把模块想成一个组件，它包含：

module module_name ( inputs, outputs );

  // 所有内容都写在这里

endmodule

每个模块都以 module 开始，以 endmodule 结束。

module and_gate(
  input a,     // a 输入到模块中
  input b,     // b 输入到模块中
  output c     // c 从模块输出
);

  // 在这里编写模块的行为

endmodule

现在让模块做点事情：

module and_gate(
  input a,
  input b,
  output c
);

  assign c = a & b;  // 只有当 a 和 b 都为 1 时，c 才为 1

endmodule

挑战

在这个挑战中，你需要创建一个执行 OR 运算的简单模块。

要做什么：

模块头部和它的 3 个端口已经写在编辑器中。你需要添加的代码行是模块内部的 assign 语句。

注意：在 Verilog 中，OR 用竖线符号 | 表示。如果至少有一个输入为 1（true），输出就是 1（true）。

亲手试试

// 模块头和端口已经为你写好了
module or_gate(
  input x,
  input y,
  output z
);

  // 轮到你了：用 assign 将 z 设置为 x 和 y 的或运算结果
  // 在 Verilog 中，或运算写作 |

endmodule

自我测试

这节课包含一个小测验。开始学习即可作答，并记录你的进度。

基础知识中的所有课

1引言

4运算符（第 1 部分）

7赋值与门电路

10决策

13时序与延迟

16最终挑战