什么是 Verilog

本课属于 Coddy Verilog 学习旅程的“基础知识”单元。第 1 课，共 90 课。

Verilog 是一种硬件描述语言（HDL），用于对数字电子电路进行建模、设计和仿真，范围涵盖简单的逻辑门到复杂的处理器。

与在 CPU 上按顺序运行的软件语言不同，Verilog 描述的是以并行方式运行的硬件。它是 FPGA 和 ASIC 设计的行业标准，常用于 ModelSim、Vivado 和 Quartus 等工具。

在这门课程中，你将从基础开始学习 Verilog，从基本的仿真输出入手，然后搭建组合电路和时序电路，最终设计计数器、移位寄存器和 UART 接口等实际模块。

挑战

简单

欢迎编写你的第一个 Verilog 程序！代码已经为你写好了。

操作步骤：

注意：每个 Verilog 程序都在一个 module 中运行。initial 块会在模拟开始时运行一次，而 $finish 会结束模拟。

亲手试试

module main;
  initial begin
    $display("Hello World!");
    $finish;
  end
endmodule

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1引言

4运算符（第 1 部分）

7赋值与门电路

10决策

13时序与延迟

16最终挑战