编写模块
本课属于 Coddy Verilog 学习旅程的“基础知识”单元。第 43 课，共 90 课。
挑战
半加器是一种电路，可以将两个单个位相加，并告诉你：
- sum：结果（0 或 1）
- carry：是否发生溢出（两个输入都是 1 时为 1）
示例
| a | b | sum | carry |
|---|---|---|---|
| 0 | 0 | 0 | 没有溢出 |
| 0 | 1 | 1 | 没有溢出 |
| 1 | 0 | 1 | 没有溢出 |
| 1 | 1 | 0 | 溢出（carry = 1） |
在二进制中，1 + 1 的结果是 0，进位为 1（就像在十进制中，5 + 5 = 0，进位为 1）。
添加逻辑之前，我们需要创建模块容器：一个空壳，用来容纳半加器电路。
半加器需要完成以下任务：
- 创建一个名为
half_adder的模块 - 添加两个输入：
a和b - 添加两个输出：
sum和carry
亲手试试
// 任务 1：创建名为 half_adder 的模块
// 任务 2：添加两个输入：a 和 b
// 任务 3：添加两个输出：sum 和 carry
// 稍后添加逻辑
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