回顾：声明信号
本课属于 Coddy Verilog 学习旅程的“基础知识”单元。第 12 课，共 90 课。
挑战
根据你在本章中学到的内容，补全缺失的信号声明。
要做什么：
- 声明一个名为
data的8 位 wire - 声明一个名为
counter的4 位 reg - 声明一个名为
i的integer - 声明一个名为
MAX、值为255的parameter
亲手试试
module data_types;
// 声明一个名为 data 的 8 位 wire
// 声明一个名为 counter 的 4 位 reg
// 声明一个名为 i 的整数
// 声明一个名为 MAX、值为 255 的参数
endmodule
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