复习：逻辑门电路

本课属于 Coddy Verilog 学习旅程的“基础知识”单元。第 42 课，共 90 课。

挑战

这个挑战综合了你在本章学到的所有门原语知识。你将使用多个门搭建一个电路。

要做什么：

搭建一个包含以下内容的电路：

输入：a、b、c
输出：out1、out2、out3

逻辑：

out1 = a AND b
out2 = b OR c
out3 = a XOR c

使用门原语（and、or、xor）生成这些输出。

亲手试试

module logic_circuit (
  input a,
  input b,
  input c,
  output out1,
  output out2,
  output out3
);
  
  // TODO: 为 out1 添加与门（a & b）
  
  // TODO: 为 out2 添加或门（b | c）
  
  // TODO: 为 out3 添加异或门（a ^ c）

endmodule

基础知识中的所有课

1引言

什么是 Verilog 硬件与软件你的第一个模块注释设计抽象层次

4运算符（第 1 部分）

算术运算符取模运算符比较运算符复习：简单数学位运算符

7赋值与门电路

连续赋值使用运算符进行赋值内置门原语与门、或门和非门异或门和同或门复习：逻辑门电路

10决策

If 条件语句 If-Else 条件语句复习：简单比较器 Case 语句 Casex 和 Casez 复习：ALU 设计

13时序与延迟

什么是延迟门延迟赋值延迟时间尺度指令时钟生成回顾：时序控制

16最终挑战

4 位计数器解码器设计移位寄存器

自己练习： Verilog 在线编译器