复习：简单比较器

本课属于 Coddy Verilog 学习旅程的“基础知识”单元。第 54 课，共 90 课。

挑战

2 位比较器是一种电路，用于比较两个 2 位二进制数，并判断其中一个数是大于、小于还是等于另一个数。

要做什么：

使用 if-else 语句构建一个 2 位比较器。

工作原理：

当 a > b 时，greater 应为 1，less 和 equal 应为 0
当 a < b 时，less 应为 1，greater 和 equal 应为 0
当 a == b 时，equal 应为 1，greater 和 less 应为 0

亲手试试

module comparator (
  input [1:0] a,
  input [1:0] b,
  output reg greater,
  output reg less,
  output reg equal
);
  
  always @(*) begin
    // TODO: 添加 if-else 语句来比较 a 和 b
    // 如果 a > b，将 greater 设为 1
    // 如果 a < b，将 less 设为 1
    // 如果 a == b，将 equal 设为 1
  end
  
endmodule

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1引言

什么是 Verilog 硬件与软件你的第一个模块注释设计抽象层次

4运算符（第 1 部分）

算术运算符取模运算符比较运算符复习：简单数学位运算符

7赋值与门电路

连续赋值使用运算符进行赋值内置门原语与门、或门和非门异或门和同或门复习：逻辑门电路

10决策

If 条件语句 If-Else 条件语句复习：简单比较器Case 语句 Casex 和 Casez 复习：ALU 设计

13时序与延迟

什么是延迟门延迟赋值延迟时间尺度指令时钟生成回顾：时序控制

16最终挑战

4 位计数器解码器设计移位寄存器

自己练习： Verilog 在线编译器