wire 类型

本课属于 Coddy Verilog 学习旅程的“基础知识”单元。第 6 课，共 90 课。

在 Verilog 中，我们需要声明所用信号的类型。最常见的类型是 wire。

wire 表示组件之间的物理连接。它就像电路中的真实导线。

导线无法存储值，它们只会传递值。
导线与 assign 语句搭配使用。
导线用于连接各个模块。

声明 wire

wire a;           // 单比特线网
wire b, c;        // 一行中声明多条线网

导线的工作原理

module wire_example;
  wire x;
  reg y;
  
  assign x = y;  // x 始终跟随 y 变化
endmodule

x 与 y 相连。每当 y 发生变化时，x 就会立即变化。

导线通常用于连接输入和输出：

module and_gate(
  input a,      // 'a' 默认是线网类型
  input b,      // 'b' 默认是线网类型
  output c      // 'c' 默认是线网类型
);
  assign c = a & b;  // c 由这条赋值语句驱动
endmodule

在这个示例中，a、b 和 c 都是导线。

导线是连接电路不同部分的“胶水”！

挑战

要做什么：

添加一根名为 temp 的导线

亲手试试

module simple(
  input a,
  input b,
  output c
);

  assign c = a & b; 
  
  // 在这里声明 wire temp 


endmodule

自我测试

这节课包含一个小测验。开始学习即可作答，并记录你的进度。

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