模块结构

本课属于 Coddy Verilog 学习旅程的“基础知识”单元。第 30 课，共 90 课。

模块是 Verilog 中的基本构建单元。每个设计都由相互连接的模块构成，从而形成更大的系统。

模块是一种硬件组件，包含：

把模块想象成一个带有引脚和内部电路的芯片。

每个模块都遵循以下结构：

module module_name (
  input  signals,
  output signals
);
  
  // 内部声明（wires、regs 等）
  // 逻辑（assign 语句、always 块等）
  
endmodule

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

这个模块：

挑战

补全缺失的部分，完成这个模块。

要做什么：

亲手试试

module ______ (   // 添加模块名
  input x,       // 添加输入
  input y,       // 添加输入
  output z       // 添加输出
);
  // 在这里添加 assign 语句（z = x & y）
  
endmodule

自我测试

这节课包含一个小测验。开始学习即可作答，并记录你的进度。

基础知识中的所有课