设计逻辑
本课属于 Coddy Verilog 学习旅程的“基础知识”单元。第 44 课，共 90 课。
挑战
设计逻辑，就是根据真值表确定电路需要哪些方程。
真值表：
| a | b | sum | carry |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
步骤 2：找出 sum 的规律
- 当 a=0,b=1 或 a=1,b=0 时，sum = 1
- 当 a 和 b 不同时，sum = 1
- 不同 = XOR →
sum = a ^ b
步骤 3：找出 carry 的规律
- 只有当 a=1 且 b=1 时，carry = 1
- 两者都为真 = AND →
carry = a & b
步骤 4：写出方程
sum = a ^ b
carry = a & b
要做什么：
你的任务是在模块中添加缺失的逻辑方程。
1. 为 sum 添加一条 assign 语句（a XOR b）
2. 为 carry 添加一条 assign 语句（a AND b）
亲手试试
module half_adder (
input a,
input b,
output sum,
output carry
);
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