回顾：always 与 initial

本课属于 Coddy Verilog 学习旅程的“基础知识”单元。第 51 课，共 90 课。

挑战

always 与 initial

完成这两个代码块，让计数器正常工作。

要做什么：

initial 代码块应在时间 0 将 count 初始化为 0
always 代码块应在每个时钟上升沿将 count 加 1

亲手试试

module counter;
  reg clk;
  reg [3:0] count;
  
  // 时钟生成器（已给出）
  always #5 clk = ~clk;
  
  // TODO：添加 initial 块，将 count 设置为 0
  
  // TODO：添加 always 块，在 clk 的上升沿递增 count
  
endmodule

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3数制

二进制表示定宽数非定宽数负数特殊值 X 和 Z 回顾：数字格式

6模块

模块结构输入和输出端口双向端口模块实例化按名称映射端口按顺序映射端口回顾：构建模块

9过程块

always 块 initial 块敏感列表阻塞赋值非阻塞赋值回顾：always 与 initial

12多路复用器项目

2 选 1 多路复用器设计 4 选 1 多路复用器设计

15交通信号灯控制器

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