验证输出

本课属于 Coddy Verilog 学习旅程的“基础知识”单元。第 83 课，共 90 课。

挑战

在本课中，你将添加波形转储命令，并验证交通灯控制器能否正常工作。

到目前为止，testbench 是隐藏的，并附加在你的模块后面。在这一步中，testbench 是你的文件的一部分：保留上一步中的 traffic_light 模块（包含计数器计时，不带 next 输入），并在它下面添加一个 testbench 模块。如果你的文件中还没有 module testbench，请复制下面的内容：

module testbench;
  reg clk, reset;
  wire red, yellow, green;
  traffic_light uut (
    .clk(clk),
    .reset(reset),
    .red(red),
    .yellow(yellow),
    .green(green)
  );
  always #1 clk = ~clk;
  initial begin
    // TODO: Add $dumpfile to create "traffic.vcd"
    // TODO: Add $dumpvars to dump all signals (0, testbench)
    $display("Traffic Light Test");
    $monitor("Time %0t: red=%b, yellow=%b, green=%b", $time, red, yellow, green);
    clk = 0;
    reset = 1;
    #2 reset = 0;
    #90;
    $finish;
  end
endmodule

要做的事：

更新 testbench，以完成以下操作：

添加 $dumpfile，创建名为 traffic.vcd 的波形文件
添加 $dumpvars，转储 testbench 中的所有信号
运行模拟并检查输出

测试会比较模拟器的完整输出，因此 testbench 必须只打印上方 testbench 打印的内容，不多也不少：$display("Traffic Light Test") 标题、灯光每次变化时打印一行 $monitor 输出、每个时间单位切换一次的时钟、在时间 2 释放复位，以及在 #90 后执行 $finish。不要添加其他 $display 行（不要添加 "Test complete"）。

预期输出（模拟器会自行在最后添加一行 $finish called at 92）：

VCD info: dumpfile traffic.vcd opened for output.
Traffic Light Test
Time 0: red=1, yellow=0, green=0
Time 3: red=0, yellow=0, green=1
Time 65: red=0, yellow=1, green=0
Time 87: red=1, yellow=0, green=0

亲手试试

module traffic_light (
  input clk,
  input reset,
  output reg red,
  output reg yellow,
  output reg green
);
  // 状态：0=绿灯，1=黄灯，2=红灯
  reg [1:0] state;
  reg [5:0] counter;
  
  always @(posedge clk or posedge reset) begin
    if (reset) begin
      state <= 2;      // 从红灯开始
      counter <= 0;
    end else begin
      if (counter == 0) begin
        // 切换状态
        if (state == 0) begin  // 绿灯变黄灯
          state <= 1;
          counter <= 10;       // 黄灯持续 10 秒
        end else if (state == 1) begin  // 黄灯变红灯
          state <= 2;
          counter <= 40;       // 红灯持续 40 秒
        end else begin  // 红灯变绿灯
          state <= 0;
          counter <= 30;       // 绿灯持续 30 秒
        end
      end else begin
        counter <= counter - 1;
      end
    end
  end
  
  // 输出逻辑
  always @(*) begin
    red = (state == 2);
    yellow = (state == 1);
    green = (state == 0);
  end
  
endmodule

module testbench;
  reg clk, reset;
  wire red, yellow, green;
  
  traffic_light uut (
    .clk(clk),
    .reset(reset),
    .red(red),
    .yellow(yellow),
    .green(green)
  );
  
  always #1 clk = ~clk;
  
  initial begin
    // TODO: 添加 $dumpfile，创建 "traffic.vcd"
    
    // TODO: 添加 $dumpvars，转储所有信号 (0, testbench)
    
    $display("Traffic Light Test");
    $monitor("Time %0t: red=%b, yellow=%b, green=%b", $time, red, yellow, green);
    
    clk = 0;
    reset = 1;
    #2 reset = 0;
    
    #90;
    $finish;
  end
endmodule

基础知识中的所有课

自己练习： Verilog 在线编译器