Repaso: auditoría del sumador

Parte de la sección Diseño y verificación RTL del Journey de Verilog de Coddy. Lección 30 de 38.

Desafío

Intermedio

Implementa audit para un sumador sin signo de cuatro bits. Acumula checked y errors como en la lección del scoreboard, y preserva los bits de cobertura: el bit 0 marca a=b=0, el bit 1 marca a=b=15, y el bit 2 marca cualquier otro par de entradas. Compara actual con la suma completa de cinco bits usando desigualdad de cuatro estados. El llamador inicializa todos los contadores y banderas. Este módulo contiene un task solo de simulación llamado por el testbench bloqueado. Columnas de salida: checked, errors, seen.

Completa design.v y preserva sus nombres de módulo y puertos. El testbench.v bloqueado suministra los cambios de entrada e imprime las salidas después de que se estabilicen. Elige un escenario usando un argumento del simulador como +CASE=1; no se requiere entrada estándar. Mantén la impresión y el control de escenarios en el testbench bloqueado; implementa solo el cuerpo del task. La salida esperada es una fila de valores decimales por observación, separados por un espacio y terminando con una nueva línea.

Pruébalo tú mismo

module dut;
    task audit;
        input [3:0] a,b;
        input [4:0] actual;
        inout integer checked,errors;
        inout [2:0] seen;
        reg [4:0] expected;
        begin
            // Completa la tarea del checker.
            checked=checked;errors=errors;seen=seen;
        end
    endtask
endmodule