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Aprende Verilog
Un curso de Verilog online, gratis e interactivo. Escribes Verilog en cada lección - módulos y puertos, wires y registers, primitivas de puertas, always blocks, FSMs y los patrones de testbench que los diseñadores digitales usan de verdad - con pistas de IA cuando la salida de tu simulación no coincide con lo que esperabas, y un certificado gratis al terminar.
2,500+ codders inscritos
- Apto para principiantes
Ayuda de codificación con IA
Lecciones interactivas prácticas
Narración de audio en cada lección
Cuestionarios para poner a prueba tu conocimiento
Certificado gratuito de finalización
Programa
Sección 1
Fundamentos
Empezar secciónEmpezarExpandirContraerConstruye una base sólida en diseño digital con habilidades fundamentales de VerilogIntroducción
5 lecciones433- 01¿Qué es Verilog?Reto
- 02Hardware vs SoftwareQuiz
- 03Niveles de abstracción de diseñoRetoQuiz
- 04Tu primer móduloRetoQuiz
- 05ComentariosRetoQuiz
Tipos de Datos
7 lecciones753- 01Tipo WireRetoQuiz
- 02Tipo RegRetoQuiz
- 03Enteros y RealesRetoQuiz
- 04VectoresRetoQuiz
- 05ArraysRetoQuiz
- 06ParámetrosRetoQuiz
- 07Resumen - Declarar SeñalesReto
Sistema de numeración
6 lecciones646- 01Representación binariaRetoQuiz
- 02Números con tamaño definidoRetoQuiz
- 03Números sin tamaño definidoRetoQuiz
- 04Números negativosRetoQuiz
- 05Valores especiales X y ZRetoQuiz
- 06Resumen - Formatos de númerosReto
Operadores Parte 1
5 lecciones535- 01Operadores aritméticosRetoQuiz
- 02Operador de móduloRetoQuiz
- 03Operadores de comparaciónRetoQuiz
- 04Repaso - Matemáticas simplesReto
- 05Operadores bit a bitRetoQuiz
Operadores Parte 2
6 lecciones647- 01Operadores lógicosRetoQuiz
- 02Operadores de reducciónRetoQuiz
- 03Operadores de desplazamientoRetoQuiz
- 04Operador de concatenaciónRetoQuiz
- 05Operador condicionalRetoQuiz
- 06Resumen - Desafío de operadoresReto
Módulos
7 lecciones755- 01Estructura del móduloRetoQuiz
- 02Puertos de entrada y salidaRetoQuiz
- 03Puertos InoutRetoQuiz
- 04Instanciación de módulosRetoQuiz
- 05Mapeo de puertos por nombreRetoQuiz
- 06Mapeo de puertos por ordenRetoQuiz
- 07Resumen: Construye un móduloReto
Asignación y Compuertas
6 lecciones648- 01Asignación ContinuaRetoQuiz
- 02Asignación con OperadoresRetoQuiz
- 03Primitivas de Compuertas IntegradasRetoQuiz
- 04Compuertas AND OR NOTRetoQuiz
- 05Compuertas XOR XNORRetoQuiz
- 06Resumen - Circuito de Compuertas LógicasReto
Proyecto de Semisumador
Proyecto3 lecciones1- 01Escribir el móduloReto
- 02Diseñar la lógicaProyecto
- 03Escribir el TestbenchProyecto
Bloques procedimentales
6 lecciones646- 01Bloque AlwaysRetoQuiz
- 02Bloque InitialRetoQuiz
- 03Lista de sensibilidadRetoQuiz
- 04Asignación bloqueanteRetoQuiz
- 05Asignación no bloqueanteRetoQuiz
- 06Resumen - Always vs InitialReto
Toma de decisiones
6 lecciones635- 01Sentencia IfRetoQuiz
- 02If - ElseRetoQuiz
- 03Repaso - Comparador simpleReto
- 04Sentencia CaseRetoQuiz
- 05Casex y CasezRetoQuiz
- 06Repaso - Diseño de ALUReto
Bucles
6 lecciones646- 01Bucle ForRetoQuiz
- 02Bucle WhileRetoQuiz
- 03Bucle RepeatRetoQuiz
- 04Bucle ForeverRetoQuiz
- 05Sentencia DisableRetoQuiz
- 06Resumen: Patrones de buclesReto
Proyecto de Multiplexor
Proyecto3 lecciones1- 01Diseño de Mux 2 a 1Reto
- 02Diseño de Mux 4 a 1Proyecto
- 03Uso de la sentencia CaseProyecto
Temporización y retardos
6 lecciones645- 01¿Qué son los retardos?RetoQuiz
- 02Retardos de compuertaRetoQuiz
- 03Retardos de asignaciónRetoQuiz
- 04Directiva TimescaleRetoQuiz
- 05Generación de relojRetoQuiz
- 06Resumen - Control de temporizaciónReto
Fundamentos de Testbench
6 lecciones645- 01¿Qué es un Testbench?RetoQuiz
- 02Creación de estímulosRetoQuiz
- 03Display y MonitorRetoQuiz
- 04Dumpfile y DumpvarsRetoQuiz
- 05Uso de tareas del sistemaRetoQuiz
- 06Resumen: Testbench completoReto
Controlador de semáforo
Proyecto5 lecciones1- 01Definición de los estadosReto
- 02Lógica de la máquina de estadosProyecto
- 03Temporización de las transicionesProyecto
- 04Escritura del TestbenchProyecto
- 05Verificación de la salidaProyecto
Desafíos finales
3 lecciones3- 01Contador de 4 bitsReto
- 02Diseño de decodificadorReto
- 03Registro de desplazamientoReto
UART
Proyecto4 lecciones1- 01Contador de bitsReto
- 02Máquina de estadosProyecto
- 03Diseño del transmisorProyecto
- 04TestbenchProyecto
Por qué aprender Verilog con Coddy
- Escribe y simula Verilog real en tu navegador. Sin instalar Icarus, Vivado ni ModelSim - cada lección compila tu módulo Verilog y corre el testbench en el servidor, y te muestra la salida de la simulación y cualquier error de compilación al instante.
- Verilog como lo usan los diseñadores digitales: módulos y puertos, wires vs. registers, primitivas de puertas (AND/OR/NOT/XOR), asignaciones blocking vs. non-blocking, always blocks combinacionales y secuenciales, parámetros, máquinas de estados finitos y testbenches con
$display,$monitory$dumpvars. Las bases del lenguaje de descripción de hardware que necesitas antes de tocar una FPGA. - Las pistas de IA te guían por las partes de Verilog que hacen tropezar a todo el mundo: blocking vs. non-blocking dentro de los always blocks, cuándo usar
wireoreg, números con y sin tamaño, y el significado de los valoresxyz, para que construyas el modelo mental correcto de hardware (no de software) desde la primera lección. - Construye proyectos de hardware reales, no solo ejercicios: un sumador parcial (half adder), un multiplexor 2-a-1 y 4-a-1, un controlador de semáforo como FSM y un transmisor UART. Cada proyecto trae su propio testbench para que veas tu diseño simulado de punta a punta.
Preguntas frecuentes sobre aprender Verilog
¿Para qué se usa Verilog?
Verilog es un lenguaje de descripción de hardware (HDL) que se usa para diseñar y simular circuitos digitales - FPGAs, ASICs y los chips dentro de casi todos los dispositivos modernos. Los ingenieros describen el comportamiento del hardware en Verilog, lo simulan para verificar que sea correcto y luego lo sintetizan hasta llegar a las puertas lógicas y flip-flops reales. Es el lenguaje de cabecera en empresas como Intel, AMD, NVIDIA, Apple, Qualcomm y la mayoría de las casas de FPGA.
¿Verilog es difícil de aprender?
Verilog se parece bastante a C, pero el modelo mental es completamente distinto - estás describiendo hardware que corre en paralelo, no software que se ejecuta línea por línea. La sintaxis es fácil; lo difícil es pensar en términos de wires, registers y flancos de reloj en vez de variables y llamadas a funciones. El curso introduce el pensamiento de hardware poco a poco, empezando por lógica combinacional simple y avanzando hasta always blocks con reloj, máquinas de estados finitos y testbenches completos.
Verilog vs. VHDL: ¿cuál debería aprender?
Los dos son HDLs principales y hacen el mismo trabajo. Verilog (y su sucesor SystemVerilog) domina en la industria de semiconductores en EE. UU., en las grandes empresas de chips y en la mayoría de los flujos de verificación modernos. VHDL es más común en la industria europea, aeroespacial y de defensa. Si no tienes un empleador específico en mente, Verilog es el primer HDL más seguro - es más parecido a C en sintaxis y tiene un ecosistema más grande de herramientas gratuitas y diseños open source.
¿Necesito saber Verilog para trabajar con FPGAs?
Sí - Verilog (o VHDL, o cada vez más SystemVerilog) es la forma de describir lo que realmente hace una FPGA. Las herramientas de los fabricantes como Vivado, Quartus y Lattice Radiant aceptan Verilog/SystemVerilog como entrada. Existen herramientas visuales y de síntesis de alto nivel (HLS), pero cualquier cosa que vaya más allá de un proyecto de juguete en una FPGA termina escribiéndose o leyéndose en Verilog.
¿Cuánto se tarda en aprender Verilog?
Los fundamentos de Verilog -módulos, puertos, wires, registers, operadores, always blocks simples- toman de dos a tres semanas de práctica diaria. Sentirte cómodo con máquinas de estados, testbenches y los proyectos del curso (half adder, multiplexor, semáforo con FSM, UART) suele llevar otro uno o dos meses. El siguiente paso -correr tus diseños en una FPGA real- es una curva de aprendizaje aparte, encima del lenguaje.
¿Puedo aprender Verilog online gratis?
Sí. El curso interactivo de Verilog es gratis: lecciones completas, ejercicios de código, testbenches simulados y un certificado. Verilog compila y simula del lado del servidor, así que no necesitas instalar Icarus Verilog, Vivado ni ninguna toolchain de FPGA en tu computadora para empezar a escribir HDL real.
