Aprende Verilog
Un curso de Verilog online, gratis e interactivo. Escribes Verilog en cada lección, con pistas de IA cuando la salida de tu simulación no coincide con lo que esperabas, y un certificado gratis al terminar.
4,467+ codders inscritos
128 lecciones127 retos628 preguntas de quiz
- Apto para principiantes
Ayuda de codificación con IA
Lecciones interactivas prácticas
Narración de audio en cada lección
Cuestionarios para poner a prueba tu conocimiento
Certificado gratuito de finalización
Programa
Sección 1
Fundamentos
Empezar secciónEmpezarConstruye una base sólida en diseño digital con las habilidades esenciales de VerilogIntroducción
5 lecciones433Tipos de datos
7 lecciones853Sistema numérico
6 lecciones646Operadores, parte 1
5 lecciones535Operadores, parte 2
6 lecciones647Módulos
7 lecciones755Asignaciones y compuertas
6 lecciones648Proyecto de sumador medio
3 lecciones3Bloques procedurales
6 lecciones646Toma de decisiones
6 lecciones634Bucles
6 lecciones646Proyecto de Multiplexor
3 lecciones3Temporización y retrasos
6 lecciones645Fundamentos de los testbench
6 lecciones644Controlador de semáforos
Proyecto5 lecciones5Desafíos finales
3 lecciones3UART
Proyecto4 lecciones4Sección 2
Diseño y verificación RTL
Empezar secciónEmpezarConstruye un RTL de Verilog fiable con lógica combinacional completa, aritmética con signo, módulos reutilizables, pipelines controlados y un comportamiento explícito de la memoria. Verifica los diseños con bancos de pruebas con autocontrol, desafíos de dominio y un proyecto de Sample Monitor.RTL combinacional confiable
5 lecciones916Anchos y aritmética con signo
5 lecciones916RTL reutilizable
5 lecciones916RTL secuencial controlado
5 lecciones916Memoria y tablas de consulta
5 lecciones916Testbenches con autocomprobación
5 lecciones916Proyecto - Monitor de muestras
5 lecciones5Desafíos finales
3 lecciones3
Aprende Haciendo
Escribe código real, consulta bases de datos, crea sitios web y domina los prompts de IA. Nuestras lecciones interactivas cubren todas las habilidades que los desarrolladores modernos necesitan.
Construye tu Racha
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12 días de racha
¡Vuelve mañana para mantener tu racha!
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Zona de promociónAprende de todas las formas
Lee, escucha, ponte a prueba, pregunta a la IA o consulta cualquier cosa que ya hayas estudiado. Cada lección se adapta a ti.
Una variable es un contenedor con nombre que guarda un valor al que puedes hacer referencia más tarde.
En Python, creas una escribiendo el nombre, un signo igual y el valor que quieres guardar.
El valor puede cambiar con el tiempo: reasignar el nombre simplemente lo apunta a un nuevo valor.
Certifícate
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Certificado de FinalizaciónFundamentos de Python
Agregar a LinkedInPor qué aprender Verilog con Coddy
- Escribe y simula Verilog real en tu navegador. Sin instalar Icarus, Vivado ni ModelSim - cada lección compila tu módulo Verilog y corre el testbench en el servidor, y te muestra la salida de la simulación y cualquier error de compilación al instante.
- Verilog como lo usan los diseñadores digitales: módulos y puertos, wires vs. registers, primitivas de puertas (AND/OR/NOT/XOR), asignaciones blocking vs. non-blocking, always blocks combinacionales y secuenciales, parámetros, máquinas de estados finitos y testbenches con
$display,$monitory$dumpvars. Las bases del lenguaje de descripción de hardware que necesitas antes de tocar una FPGA. - Las pistas de IA te guían por las partes de Verilog que hacen tropezar a todo el mundo: blocking vs. non-blocking dentro de los always blocks, cuándo usar
wireoreg, números con y sin tamaño, y el significado de los valoresxyz, para que construyas el modelo mental correcto de hardware (no de software) desde la primera lección. - Construye proyectos de hardware reales, no solo ejercicios: un sumador parcial (half adder), un multiplexor 2-a-1 y 4-a-1, un controlador de semáforo como FSM y un transmisor UART. Cada proyecto trae su propio testbench para que veas tu diseño simulado de punta a punta.
Preguntas frecuentes sobre aprender Verilog
¿Para qué se usa Verilog?
Verilog es un lenguaje de descripción de hardware (HDL) que se usa para diseñar y simular circuitos digitales - FPGAs, ASICs y los chips dentro de casi todos los dispositivos modernos. Los ingenieros describen el comportamiento del hardware en Verilog, lo simulan para verificar que sea correcto y luego lo sintetizan hasta llegar a las puertas lógicas y flip-flops reales. Es el lenguaje de cabecera en empresas como Intel, AMD, NVIDIA, Apple, Qualcomm y la mayoría de las casas de FPGA.
¿Verilog es difícil de aprender?
Verilog se parece bastante a C, pero el modelo mental es completamente distinto - estás describiendo hardware que corre en paralelo, no software que se ejecuta línea por línea. La sintaxis es fácil; lo difícil es pensar en términos de wires, registers y flancos de reloj en vez de variables y llamadas a funciones. El curso introduce el pensamiento de hardware poco a poco, empezando por lógica combinacional simple y avanzando hasta always blocks con reloj, máquinas de estados finitos y testbenches completos.
Verilog vs. VHDL: ¿cuál debería aprender?
Los dos son HDLs principales y hacen el mismo trabajo. Verilog (y su sucesor SystemVerilog) domina en la industria de semiconductores en EE. UU., en las grandes empresas de chips y en la mayoría de los flujos de verificación modernos. VHDL es más común en la industria europea, aeroespacial y de defensa. Si no tienes un empleador específico en mente, Verilog es el primer HDL más seguro - es más parecido a C en sintaxis y tiene un ecosistema más grande de herramientas gratuitas y diseños open source.
¿Necesito saber Verilog para trabajar con FPGAs?
Sí - Verilog (o VHDL, o cada vez más SystemVerilog) es la forma de describir lo que realmente hace una FPGA. Las herramientas de los fabricantes como Vivado, Quartus y Lattice Radiant aceptan Verilog/SystemVerilog como entrada. Existen herramientas visuales y de síntesis de alto nivel (HLS), pero cualquier cosa que vaya más allá de un proyecto de juguete en una FPGA termina escribiéndose o leyéndose en Verilog.
¿Cuánto se tarda en aprender Verilog?
Los fundamentos de Verilog -módulos, puertos, wires, registers, operadores, always blocks simples- toman de dos a tres semanas de práctica diaria. Sentirte cómodo con máquinas de estados, testbenches y los proyectos del curso (half adder, multiplexor, semáforo con FSM, UART) suele llevar otro uno o dos meses. El siguiente paso -correr tus diseños en una FPGA real- es una curva de aprendizaje aparte, encima del lenguaje.
¿Puedo aprender Verilog online gratis?
Sí. El curso interactivo de Verilog es gratis: lecciones completas, ejercicios de código, testbenches simulados y un certificado. Verilog compila y simula del lado del servidor, así que no necesitas instalar Icarus Verilog, Vivado ni ninguna toolchain de FPGA en tu computadora para empezar a escribir HDL real.
¿Recibo un certificado al terminar el curso de Verilog?
Sí. Al terminar el curso de Verilog obtienes un certificado de finalización gratuito. Una señal verificable que puedes agregar a tu currículum o compartir en LinkedIn junto con los proyectos de FPGA, diseños RTL o testbenches que hayas construido.
