Aprende Verilog
Un curso de Verilog online, gratis e interactivo. Escribes Verilog en cada lección, con pistas de IA cuando la salida de tu simulación no coincide con lo que esperabas, y un certificado gratis al terminar.
1,265+ codders inscritos
90 lecciones78 retos534 preguntas de quiz
- Apto para principiantes
Ayuda de codificación con IA
Lecciones interactivas prácticas
Narración de audio en cada lección
Cuestionarios para poner a prueba tu conocimiento
Certificado gratuito de finalización
Programa
Sección 1
Fundamentos
Empezar secciónEmpezarExpandirContraerConstruye una base sólida en diseño digital con habilidades fundamentales de VerilogIntroducción
5 lecciones433Tipos de Datos
7 lecciones753Sistema de numeración
6 lecciones646Operadores Parte 1
5 lecciones535Operadores Parte 2
6 lecciones647Módulos
7 lecciones755Asignación y Compuertas
6 lecciones648Proyecto de Semisumador
Proyecto3 lecciones1Bloques procedimentales
6 lecciones646Toma de decisiones
6 lecciones635Bucles
6 lecciones646Proyecto de Multiplexor
Proyecto3 lecciones1Temporización y retardos
6 lecciones645Fundamentos de Testbench
6 lecciones645Controlador de semáforo
Proyecto5 lecciones1Desafíos finales
3 lecciones3UART
Proyecto4 lecciones1
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Write real code, query databases, build websites, and master AI prompts. Our interactive lessons cover every skill modern developers need.
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Read, listen, test yourself, ask the AI, or look up anything you've already covered. Every lesson meets you where you are.
A variable is a named container that stores a value you can reference later in your program.
In Python, you create one by writing the name, an equals sign, then the value you want to store.
The value can change over time - reassigning the name simply points it to a new value.
Prove Your Skills
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Certificate of CompletionPython Fundamentals
Add to LinkedInPor qué aprender Verilog con Coddy
- Escribe y simula Verilog real en tu navegador. Sin instalar Icarus, Vivado ni ModelSim - cada lección compila tu módulo Verilog y corre el testbench en el servidor, y te muestra la salida de la simulación y cualquier error de compilación al instante.
- Verilog como lo usan los diseñadores digitales: módulos y puertos, wires vs. registers, primitivas de puertas (AND/OR/NOT/XOR), asignaciones blocking vs. non-blocking, always blocks combinacionales y secuenciales, parámetros, máquinas de estados finitos y testbenches con
$display,$monitory$dumpvars. Las bases del lenguaje de descripción de hardware que necesitas antes de tocar una FPGA. - Las pistas de IA te guían por las partes de Verilog que hacen tropezar a todo el mundo: blocking vs. non-blocking dentro de los always blocks, cuándo usar
wireoreg, números con y sin tamaño, y el significado de los valoresxyz, para que construyas el modelo mental correcto de hardware (no de software) desde la primera lección. - Construye proyectos de hardware reales, no solo ejercicios: un sumador parcial (half adder), un multiplexor 2-a-1 y 4-a-1, un controlador de semáforo como FSM y un transmisor UART. Cada proyecto trae su propio testbench para que veas tu diseño simulado de punta a punta.
Preguntas frecuentes sobre aprender Verilog
¿Para qué se usa Verilog?
¿Verilog es difícil de aprender?
Verilog vs. VHDL: ¿cuál debería aprender?
¿Necesito saber Verilog para trabajar con FPGAs?
¿Cuánto se tarda en aprender Verilog?
¿Puedo aprender Verilog online gratis?
