Repaso: contador de eventos
Parte de la sección Diseño y verificación RTL del Journey de Verilog de Coddy. Lección 20 de 38.
Desafío
IntermedioCuenta las transiciones de subida muestreadas de sig síncrono en count de 4 bits. Satura en 15. El rst síncrono borra count y el nivel anterior. Un sig alto inmediatamente después del reset cuenta como un evento de subida. Columnas de salida: count. Todos los controles y datos son estables antes de cada flanco de subida del reloj; los resultados se observan después.
Completa design.v y preserva sus nombres de módulo y puertos. El testbench.v bloqueado suministra los cambios de entrada e imprime las salidas después de que se estabilicen. Elige un escenario usando un argumento del simulador como +CASE=1; no se requiere entrada estándar. No añadas impresión, retardos o terminación de simulación al diseño. La salida esperada es una fila de valores decimales por observación, separados por un espacio y terminando con una nueva línea.
Pruébalo tú mismo
module dut (input clk, input rst, input sig, output reg [3:0] count);
// Reemplaza este marcador de posición con tu diseño.
initial count = 0;
endmoduleTodas las lecciones de Diseño y verificación RTL
1RTL combinacional confiable
Los valores predeterminados evitan los latchesCodificadores de prioridadValidación one-hotDecodificación segura de caseRepaso: enrutador de solicitudes4RTL secuencial controlado
Prioridad de reinicio y habilitaciónContadores con saturaciónPipeline de datos y validaciónDetección de flancos muestreadosRepaso: contador de eventos7Proyecto - Monitor de muestras
Acumular muestrasAceptar muestras habilitadas
Borrar la ventana actualContar muestras aceptadasActivar una alarma de umbral2Anchos y aritmética con signo
Conservar los bits de acarreoComparaciones con signoDesplazamientos aritméticos a la derechaDesbordamiento y saturaciónRepaso: diferencia con signoPractica por tu cuenta: Compilador de Verilog online