Repaso: diferencia con signo
Parte de la sección Diseño y verificación RTL del Journey de Verilog de Coddy. Lección 10 de 38.
Desafío
IntermedioCalcula signed 8-bit a menos b con saturación a -128 hasta 127. Devuelve y saturado y clipped=1 cuando la diferencia exacta está fuera de ese rango. Columnas de salida: y, clipped. Todos los valores de estímulo son valores binarios conocidos.
Completa design.v y preserva sus nombres de módulos y puertos. El testbench.v bloqueado suministra cambios de entrada e imprime las salidas después de que se estabilicen. Elige un escenario usando un argumento del simulador como +CASE=1; no se requiere entrada estándar. No agregues impresión, retardos o terminación de simulación al diseño. La salida esperada es una fila de valores decimales por observación, separados por un espacio y terminando con una nueva línea.
Pruébalo tú mismo
module dut (input signed [7:0] a, input signed [7:0] b, output reg signed [7:0] y, output reg clipped);
// Reemplaza este marcador de posición con tu diseño.
initial y = 0;
initial clipped = 0;
endmoduleTodas las lecciones de Diseño y verificación RTL
1RTL combinacional confiable
Los valores predeterminados evitan los latchesCodificadores de prioridadValidación one-hotDecodificación segura de caseRepaso: enrutador de solicitudes4RTL secuencial controlado
Prioridad de reinicio y habilitaciónContadores con saturaciónPipeline de datos y validaciónDetección de flancos muestreadosRepaso: contador de eventos7Proyecto - Monitor de muestras
Acumular muestrasAceptar muestras habilitadas
Borrar la ventana actualContar muestras aceptadasActivar una alarma de umbral2Anchos y aritmética con signo
Conservar los bits de acarreoComparaciones con signoDesplazamientos aritméticos a la derechaDesbordamiento y saturaciónRepaso: diferencia con signoPractica por tu cuenta: Compilador de Verilog online