שערי AND, OR ו-NOT

בשיעור הזה נלמד על שלושת שערי הלוגיקה הבסיסיים ביותר: AND, OR ו-NOT. השערים האלה מהווים את הבסיס לתכנון לוגיקה דיגיטלית.

שער AND

שער AND מפיק 1 רק כאשר כל הקלטים הם 1.

טבלת אמת (2 קלטים):

פרימיטיב שער של Verilog:

and(out, a, b);

הקצאה רציפה שקולה:

assign out = a & b;

שער OR

שער OR מפיק 1 כאשר לפחות אחד מהקלטים הוא 1.

טבלת אמת (2 קלטים):

פרימיטיב שער ב-Verilog:

or(out, a, b);

הקצאה רציפה שקולה:

assign out = a | b;

שער NOT

שער NOT מפיק את ההפך מהקלט היחיד שלו. הוא נקרא גם מהפך.

טבלת אמת:

פרימיטיב שער של Verilog:

not(out, a);

שקול להשמה רציפה:

assign out = ~a;

כניסות מרובות

לשערי AND ו-OR יכולות להיות יותר מ-2 כניסות:

and(out, a, b, c);     // AND עם 3 קלטים (out = a & b & c)
or(out, x, y, z, w);   // OR עם 4 קלטים

לשערי NOT יש תמיד בדיוק כניסה אחת.

דוגמת קוד

module and_or_not (
  input a, b,
  output and_out,
  output or_out,
  output not_out
);
  and(and_out, a, b);   // שער AND
  or(or_out, a, b);     // שער OR
  not(not_out, a);      // שער NOT (מהפך)
endmodule