השמה חוסמת

ב-Verilog יש שני סוגים של השמות פרוצדורליות: חוסמות (=) ולא חוסמות (<=). בשיעור הזה נתמקד בהשמה חוסמת.

השמה חוסמת משתמשת באופרטור =. היא נקראת "חוסמת" משום שהיא חוסמת את ביצוע הפקודה הבאה עד שההשמה הנוכחית מסתיימת. הקוד רץ שלב אחר שלב, לפי הסדר.

תחביר:

variable = expression;

מתי להשתמש בהשמה חוסמת

משתמשים בהשמה חוסמת (=) עבור לוגיקה קומבינטורית: מעגלים שבהם הפלטים משתנים מיד כשהקלטים משתנים, ללא שעון וללא זיכרון.

דוגמאות ללוגיקה צירופית:

• שערי AND / OR / XOR
• מחברים ומחסרים

• מרבבים
• מפענחים

דוגמה ב-Verilog:

always @(*) begin
  sum = a + b;      // השמה חוסמת
  carry = a & b;    // השמה חוסמת
end

השמה חוסמת בבלוקים מסוג Always (לוגיקה קומבינטורית)

always @(*) begin
  temp = a & b;    // שלב 1
  out = temp | c;  // שלב 2 (משתמש ב-temp משלב 1)
end

הסדר חשוב. זה בסדר עבור לוגיקה קומבינטורית.

חוסם לעומת לא חוסם

חשוב: אל תשתמשו בהשמה חוסמת עבור כפכפים