Menu
Coddy logo textTech

אופרטורים לוגיים

חלק מהיחידה יסודות במסלול ה-Verilog של Coddy. שיעור 24 מתוך 90.

אופרטורים לוגיים פועלים על ערכים שלמים ומחזירים תוצאה אחת: 1 (אמת) או 0 (שקר). בניגוד לאופרטורים ביטיים שפועלים ביט אחר ביט, אופרטורים לוגיים מתייחסים לערך כולו כאמת (לא אפס) או כשקר (אפס).

סוגדוגמהתוצאה
AND ביטי4'b1010 & 4'b11004'b1000 (כמה סיביות)
AND לוגי(4'b1010 && 4'b1100)1 (סיבית אחת)

אופרטורים לוגיים זמינים

אופרטורמשמעותתיאור
&&וגם לוגיאמת אם שני האופרנדים הם אמת (שונים מאפס)
||או לוגיאמת אם לפחות אחד מהאופרנדים הוא אמת
!לא לוגיאמת אם האופרנד הוא שקר (אפס)

איך הם פועלים

AND לוגי (<strong>&&</strong>):

(5 && 3)   // 1 (שניהם אינם אפס)
(5 && 0)   // 0 (השני הוא אפס)
(0 && 0)   // 0 (שניהם אפס)

OR לוגי (<strong>||</strong>):

(5 || 3)   // 1 (לפחות אחד אינו אפס)
(5 || 0)   // 1 (הראשון אינו אפס)
(0 || 0)   // 0 (שניהם אפס)

NOT לוגי (<strong>!</strong>):

!5         // 0 (ערך שאינו אפס הופך ל-false)
!0         // 1 (אפס הופך ל-true)

דוגמת קוד

module logical_demo;
  reg [3:0] a, b;
  reg and_res, or_res, not_res;
  
  initial begin
    a = 5;
    b = 0;
    
    and_res = (a && b);   // 5 && 0 = 0
    or_res  = (a || b);   // 5 || 0 = 1
    not_res = !a;         // !5 = 0
    
    $display("5 && 0 = %d", and_res);
    $display("5 || 0 = %d", or_res);
    $display("!5     = %d", not_res);
    $finish;
  end
endmodule

פלט:

5 && 0 = 0
5 || 0 = 1
!5     = 0

שימוש נפוץ

אופרטורים לוגיים משמשים במשפטי if ובתנאים:

if (a && b)           // אמת אם גם a וגם b אינם אפס
  $display("Both true");

if (a || b)           // אמת אם לפחות אחד מהם אינו אפס
  $display("At least one true");

if (!reset)           // אמת כאשר reset הוא 0
  $display("Reset is inactive");
challenge icon

אתגר

כתבו את הביטויים הלוגיים הנכונים לכל משימה.

מה לעשות:

  1. בדקו אם גם value1 וגם value2 הם true ושמרו את התוצאה ב־and_out
  2. בדקו אם value1 או value2 הם true ושמרו את התוצאה ב־or_out
  3. בדקו אם value1 הוא false ושמרו את התוצאה ב־not_out

נסו בעצמכם

module logical_challenge;
  reg [3:0] value1, value2;
  reg and_out, or_out, not_out;
  
  initial begin
    value1 = 4'd12;
    value2 = 4'd5;
    
    and_out = ______;   // value1 && value2
    or_out  = ______;   // value1 || value2
    not_out = ______;   // !value1
    
    $display("%d && %d = %d", value1, value2, and_out);
    $display("%d || %d = %d", value1, value2, or_out);
    $display("!%d     = %d", value1, not_out);
    $finish;
  end
endmodule
quiz iconבחנו את עצמכם

השיעור הזה כולל חידון קצר. התחילו את השיעור כדי לענות עליו ולעקוב אחרי ההתקדמות.

כל השיעורים ביחידה יסודות

תרגלו בעצמכם: קומפיילר Verilog אונליין