טיפוס Reg

חלק מהיחידה יסודות במסלול ה-Verilog של Coddy. שיעור 7 מתוך 90.

Reg הוא סוג הנתונים הראשי השני ב-Verilog. בניגוד ל-wire, reg שומר ערך. זהו משתנה שמחזיק את הערך שלו עד שמשהו משנה אותו.

reg יכול לאחסן ערכים
reg משמש בבלוקים של always
reg לא אומר "אוגר" בחומרה. הוא פשוט פירושו "אחסון"

הכרזה על reg

reg x;           // reg של ביט אחד
reg y, z;        // כמה משתני reg בשורה אחת

איך reg פועל

module reg_example;
  reg x;
  
  initial begin
    x = 0;           // x מקבל את הערך 0
    $display("x = %d", x);  // מדפיס: x = 0
    
    x = 1;           // x מקבל את הערך 1
    $display("x = %d", x);  // מדפיס: x = 1
  end
endmodule

אתגר

מה לעשות:

הוסיפו reg בשם count

נסו בעצמכם

module counter(
  input clk,
  input reset,
  output out   // wire כברירת מחדל (יש להסיר את reg)
);
  
  // יש להכריז כאן על reg count

  
endmodule

בחנו את עצמכם

השיעור הזה כולל חידון קצר. התחילו את השיעור כדי לענות עליו ולעקוב אחרי ההתקדמות.

כל השיעורים ביחידה יסודות

1מבוא

מה זה Verilog חומרה לעומת תוכנה המודול הראשון שלך הערות רמות הפשטה בתכנון

4אופרטורים חלק 1

אופרטורים אריתמטיים אופרטור מודולו אופרטורי השוואה סיכום – חשבון פשוט אופרטורים ביטיים

7השמות ושערים

השמה רציפה השמה עם אופרטורים רכיבי שערים מובנים שערי AND, OR ו-NOT שערי XOR ו-XNOR סיכום – מעגל שערים לוגיים

10קבלת החלטות

משפט תנאי אם-אחרת חזרה — משווה פשוט הצהרת case Casex ו-Casez חזרה — תכנון ALU

13תזמון והשהיות

מהן השהיות השהיות שערים השהיות השמה הנחיית Timescale יצירת שעון סיכום – בקרת תזמון

16אתגרים אחרונים

מונה 4 ביטים תכנון מפענח אוגר הזזה

2סוגי נתונים

טיפוס Wireטיפוס Regמספרים שלמים וממשיים וקטורים מערכים פרמטרים סיכום – הצהרת אותות

5אופרטורים חלק 2

אופרטורים לוגיים אופרטורי צמצום אופרטורי הזזה אופרטור שרשור אופרטור תנאי סיכום – אתגר האופרטורים

8פרויקט חצי מחבר

כתיבת המודול תכנון הלוגיקה

כתיבת ה־Testbench

11לולאות

לולאת for לולאת while לולאת חזרה לולאה אינסופית הוראת השבתה סיכום – תבניות לולאה

14יסודות ה־Testbench

מהו Testbench יצירת אותות גירוי הצגה וניטור Dumpfile ו־Dumpvars שימוש במשימות מערכת סיכום — Testbench מלא

17UART

מונה סיביות מכונת מצבים

תכנון משדר

סביבת בדיקה

3שיטת המספרים

ייצוג בינארי מספרים בעלי גודל מוגדר מספרים ללא גודל מוגדר מספרים שליליים הערכים המיוחדים X ו־Z סיכום – תבניות מספרים

6מודולים

מבנה מודול יציאות קלט ופלט יציאות קלט-פלט יצירת מופע של מודול מיפוי יציאות לפי שם מיפוי יציאות לפי סדר סיכום – בניית מודול

9בלוקים פרוצדורליים

בלוק Always בלוק Initial רשימת רגישות השמה חוסמת השמה לא חוסמת סיכום — Always לעומת Initial

12פרויקט מרבב

תכנון מרבב 2 ל־1 תכנון מרבב 4 ל־1

שימוש במשפט case

15בקר רמזור

הגדרת המצבים לוגיקת מכונת המצבים

תזמון המעברים

כתיבת סביבת הבדיקה

אימות הפלט

תרגלו בעצמכם: קומפיילר Verilog אונליין