רכיבי שערים מובנים

ל-Verilog יש רכיבי שערים מובנים שמאפשרים לך לתאר מעגלים לוגיים באמצעות סמלי שערים ממשיים. זה נקרא מודל מבני. בונים מעגלים על ידי חיבור שערים, ממש כמו בשרטוט סכמטי.

פרימיטיבים של שערים הם מילות מפתח מוגדרות מראש המדמות שערים לוגיים בסיסיים. במקום לכתוב ביטוי כמו assign out = a & b, יוצרים מופע של שער:

and(out, a, b);   // שער AND עם יציאה out וכניסות a ו-b

תחביר כללי

gate_type (output, input1, input2, ...);

• הארגומנט הראשון הוא תמיד פלט
• הארגומנטים הבאים הם קלטים (1 או יותר, בהתאם לשער)

שערים לוגיים זמינים

איך פועלות פעולות שער לוגיות

כשכותבים and(out, a, b), Verilog יוצר שער AND שמניע ברציפות את out עם התוצאה של a & b. בכל פעם ש-a או b משתנה, out מתעדכן מיד, בדיוק כמו שער אמיתי.

רכיבי שערים לעומת השמה רציפה

שתי השיטות מייצרות את אותה חומרה:

// שער פרימיטיבי
and(out, a, b);

// השמה רציפה (אותה תוצאה)
assign out = a & b;

פרימיטיבים של שערים שימושיים כשאתם רוצים לתאר מעגל כאוסף של שערים (סגנון מבני). השמה רציפה מתאימה יותר לסגנון התנהגותי (ביטויים).