מבנה מודול

חלק מהיחידה יסודות במסלול ה-Verilog של Coddy. שיעור 30 מתוך 90.

מודול הוא אבן הבניין הבסיסית ב-Verilog. כל תכנון בנוי ממודולים שמתחברים יחד ליצירת מערכות גדולות יותר.

מודול הוא רכיב חומרה עם:

שם
קלטים (אותות נכנסים)
פלטים (אותות יוצאים)
לוגיקה פנימית (מה המודול עושה)

חשבו על מודול בתור שבב עם פינים ומעגלים פנימיים.

מבנה בסיסי של מודול

כל מודול פועל לפי המבנה הזה:

module module_name (
  input  signals,
  output signals
);
  
  // הצהרות פנימיות (wires, regs וכו׳)
  // לוגיקה (פקודות assign, בלוקים של always וכו׳)
  
endmodule

חלקי מודול

חלק	מטרה
מילת המפתח `module`	מתחילה את הגדרת המודול
`module_name`	שם המודול
`( )`	רשימת יציאות הקלט והפלט
`input` / `output`	מצהירות על כיוון היציאה
גוף המודול	לוגיקה פנימית וחיבורים
`endmodule`	מסיימת את הגדרת המודול

דוגמה פשוטה למודול

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

המודול הזה:

נקרא and_gate
יש לו שתי כניסות (a, b)
יש לו יציאה אחת (c)
מכיל פקודת assign אחת שמגדירה את הלוגיקה

כללים למבנה מודולים

מודול אחד לכל קובץ הוא נוהג נפוץ
שם המודול צריך לתאר את תפקידו
היציאות מופיעות בסוגריים אחרי השם

קלטים הם תמיד input (אי אפשר לכתוב בתוכם)
פלטים הם output (יכולים להיות reg או wire)
<strong>endmodule</strong> חייב לסגור את המודול

אתגר

השלימו את החלקים החסרים כדי להשלים את המודול הזה.

מה צריך לעשות:

הוסיפו את שם המודול my_and
הוסיפו input עבור x
הוסיפו input עבור y
הוסיפו output עבור z
הוסיפו את הלוגיקה הפנימית באמצעות assign

נסו בעצמכם

module ______ (   // הוסיפו את שם המודול
  input x,       // הוסיפו קלט
  input y,       // הוסיפו קלט
  output z       // הוסיפו פלט
);
  // הוסיפו כאן פקודת assign (z = x & y)
  
endmodule