מה זה Verilog
חלק מהיחידה יסודות במסלול ה-Verilog של Coddy. שיעור 1 מתוך 90.
Verilog היא שפת תיאור חומרה (HDL) המשמשת למידול, לתכנון ולסימולציה של מעגלים אלקטרוניים דיגיטליים, משערים לוגיים פשוטים ועד למעבדים מורכבים.
בניגוד לשפות תוכנה שרצות באופן סדרתי על מעבד, Verilog מתארת חומרה שפועלת במקביל. זוהי השפה המקובלת בתעשייה לתכנון FPGA ו-ASIC, ומשתמשים בה בכלים כמו ModelSim, Vivado ו-Quartus.
בקורס הזה תלמדו Verilog מהיסוד, החל מפלט סימולציה בסיסי, דרך בניית מעגלים קומבינטוריים ורציפים, ועד לתכנון מודולים אמיתיים כמו מונים, אוגרי הזזה וממשקי UART.
אתגר
קלברוכים הבאים לתוכנית Verilog הראשונה שלכם! הקוד כבר נכתב עבורכם.
מה לעשות:
- עיינו בקוד. הוא משתמש ב-
$displayכדי להדפיס טקסט, בדומה ל-printfב-C - לחצו על הרצת קוד כדי לקמפל ולדמות אותו
- אתם אמורים לראות את
Hello World!בפלט
הערה: כל תוכנית Verilog פועלת בתוך module. בלוק initial רץ פעם אחת בתחילת הסימולציה, ו-$finish מסיים אותה.
נסו בעצמכם
module main;
initial begin
$display("Hello World!");
$finish;
end
endmoduleכל השיעורים ביחידה יסודות
5אופרטורים חלק 2
אופרטורים לוגייםאופרטורי צמצוםאופרטורי הזזהאופרטור שרשוראופרטור תנאיסיכום – אתגר האופרטורים
3שיטת המספרים
ייצוג בינארימספרים בעלי גודל מוגדרמספרים ללא גודל מוגדרמספרים שלילייםהערכים המיוחדים X ו־Zסיכום – תבניות מספרים6מודולים
מבנה מודוליציאות קלט ופלטיציאות קלט-פלטיצירת מופע של מודולמיפוי יציאות לפי שםמיפוי יציאות לפי סדרסיכום – בניית מודולתרגלו בעצמכם: קומפיילר Verilog אונליין