סיכום – מעגל שערים לוגיים
חלק מהיחידה יסודות במסלול ה-Verilog של Coddy. שיעור 42 מתוך 90.
אתגר
האתגר הזה משלב את כל מה שלמדת בפרק הזה על שערים לוגיים בסיסיים. תבנה מעגל באמצעות כמה שערים.
מה לעשות:
בנה מעגל עם:
- כניסות:
a,b,c - יציאות:
out1,out2,out3
לוגיקה:
out1=a AND bout2=b OR cout3=a XOR c
השתמש בשערים לוגיים בסיסיים (and, or, xor) כדי ליצור את היציאות האלה.
נסו בעצמכם
module logic_circuit (
input a,
input b,
input c,
output out1,
output out2,
output out3
);
// TODO: הוסף שער AND עבור out1 (a & b)
// TODO: הוסף שער OR עבור out2 (b | c)
// TODO: הוסף שער XOR עבור out3 (a ^ c)
endmoduleכל השיעורים ביחידה יסודות
7השמות ושערים
השמה רציפההשמה עם אופרטוריםרכיבי שערים מובניםשערי AND, OR ו-NOTשערי XOR ו-XNORסיכום – מעגל שערים לוגיים5אופרטורים חלק 2
אופרטורים לוגייםאופרטורי צמצוםאופרטורי הזזהאופרטור שרשוראופרטור תנאיסיכום – אתגר האופרטורים
3שיטת המספרים
ייצוג בינארימספרים בעלי גודל מוגדרמספרים ללא גודל מוגדרמספרים שלילייםהערכים המיוחדים X ו־Zסיכום – תבניות מספרים6מודולים
מבנה מודוליציאות קלט ופלטיציאות קלט-פלטיצירת מופע של מודולמיפוי יציאות לפי שםמיפוי יציאות לפי סדרסיכום – בניית מודולתרגלו בעצמכם: קומפיילר Verilog אונליין