הערות
חלק מהיחידה יסודות במסלול ה-Verilog של Coddy. שיעור 4 מתוך 90.
הערות הן הערות בקוד שלך שהמחשב מתעלם מהן. הן עוזרות להסביר מה הקוד שלך עושה.
שני סוגים של הערות:
1. הערה בשורה אחת
// זוהי הערה בשורה אחת
assign c = a & b; // הערות יכולות להופיע גם אחרי קודכל מה שמופיע אחרי // נחשב על ידי המחשב להערה ולא מעובד.
2. הערה מרובת שורות
/* זוהי הערה המשתרעת על פני כמה שורות
היא יכולה להתפרס על פני כמה שורות
שימושית להסברים ארוכים יותר */
assign c = a & b;כל מה שנמצא בין /* ל־*/ מתעלמים ממנו.
למה להשתמש בהערות?
- הסבירו מה המודול שלכם עושה
- תארו למה מיועדים כל קלט ופלט
- הפכו את הקוד לקל יותר להבנה
- השאירו הערות לעצמכם או לאחרים
אתגר
באתגר הזה, עליך להוסיף הערות למודול קיים.
מה לעשות:
הוסף הערה בשורה אחת בראש הקוד, שמסבירה מה המודול עושה
// This is a module called 'test'הוסף הערה מרובת שורות בסוף הקוד, שמסבירה מה המונה עושה
/** It has a clock input, a reset input,* and a 4-bit output called count.* The initial block prints a message* to show that comments are ignored.*/
נסו בעצמכם
module test(
input clk,
input reset,
output reg [3:0] count
);
initial $display("Comments are ignored by the computer");
endmodule
בחנו את עצמכםהשיעור הזה כולל חידון קצר. התחילו את השיעור כדי לענות עליו ולעקוב אחרי ההתקדמות.
כל השיעורים ביחידה יסודות
5אופרטורים חלק 2
אופרטורים לוגייםאופרטורי צמצוםאופרטורי הזזהאופרטור שרשוראופרטור תנאיסיכום – אתגר האופרטורים
3שיטת המספרים
ייצוג בינארימספרים בעלי גודל מוגדרמספרים ללא גודל מוגדרמספרים שלילייםהערכים המיוחדים X ו־Zסיכום – תבניות מספרים6מודולים
מבנה מודוליציאות קלט ופלטיציאות קלט-פלטיצירת מופע של מודולמיפוי יציאות לפי שםמיפוי יציאות לפי סדרסיכום – בניית מודולתרגלו בעצמכם: קומפיילר Verilog אונליין