סיכום — Always לעומת Initial
חלק מהיחידה יסודות במסלול ה-Verilog של Coddy. שיעור 51 מתוך 90.
אתגר
תמיד לעומת אתחול
השלימו את שני הבלוקים כדי שהמונה הזה יפעל כראוי.
מה לעשות:
- בלוק
initialצריך לאתחל אתcountל־0 בזמן 0 - בלוק
alwaysצריך להגדיל אתcountב־1 בכל חזית עולה של השעון
נסו בעצמכם
module counter;
reg clk;
reg [3:0] count;
// מחולל שעון (כבר נתון)
always #5 clk = ~clk;
// TODO: הוסף בלוק initial כדי להגדיר count = 0
// TODO: הוסף בלוק always כדי להגדיל את count בעליית השעון (posedge clk)
endmoduleכל השיעורים ביחידה יסודות
5אופרטורים חלק 2
אופרטורים לוגייםאופרטורי צמצוםאופרטורי הזזהאופרטור שרשוראופרטור תנאיסיכום – אתגר האופרטורים
3שיטת המספרים
ייצוג בינארימספרים בעלי גודל מוגדרמספרים ללא גודל מוגדרמספרים שלילייםהערכים המיוחדים X ו־Zסיכום – תבניות מספרים6מודולים
מבנה מודוליציאות קלט ופלטיציאות קלט-פלטיצירת מופע של מודולמיפוי יציאות לפי שםמיפוי יציאות לפי סדרסיכום – בניית מודול9בלוקים פרוצדורליים
בלוק Alwaysבלוק Initialרשימת רגישותהשמה חוסמתהשמה לא חוסמתסיכום — Always לעומת Initialתרגלו בעצמכם: קומפיילר Verilog אונליין