Récapitulatif - Audit de l’additionneur

Fait partie de la section Conception et vérification RTL du Journey Verilog de Coddy. Leçon 30 sur 38.

Défi

Moyen

Implémentez l’audit d’un additionneur non signé à quatre bits. Accumulez checked et errors comme dans la leçon sur le tableau de résultats, et préservez les bits de couverture : le bit 0 indique a=b=0, le bit 1 indique a=b=15, et le bit 2 indique toute autre paire d’entrées. Comparez actual à la somme complète sur cinq bits en utilisant l’inégalité à quatre états. L’appelant initialise tous les compteurs et indicateurs. Ce module contient une task réservée à la simulation, appelée par le banc de test verrouillé. Colonnes de sortie : checked, errors, seen.

Complétez design.v et préservez les noms de modules et les ports. Le testbench.v verrouillé fournit les changements d’entrée et affiche les sorties une fois qu’elles sont stabilisées. Il choisit un scénario à l’aide d’un argument du simulateur tel que +CASE=1 ; aucune entrée standard n’est requise. Conservez l’affichage et le contrôle du scénario dans le banc de test verrouillé ; implémentez uniquement le corps de la task. La sortie attendue est une ligne de valeurs décimales par observation, séparées par un espace et se terminant par un saut de ligne.

Essayez vous-même

module dut;
    task audit;
        input [3:0] a,b;
        input [4:0] actual;
        inout integer checked,errors;
        inout [2:0] seen;
        reg [4:0] expected;
        begin
            // Complétez la tâche du checker.
            checked=checked;errors=errors;seen=seen;
        end
    endtask
endmodule