Récapitulatif – différence signée
Fait partie de la section Conception et vérification RTL du Journey Verilog de Coddy. Leçon 10 sur 38.
Défi
MoyenCalculez signed a moins b sur 8 bits avec saturation de -128 à 127. Retournez y saturé et clipped=1 lorsque la différence exacte est en dehors de cette plage. Colonnes de sortie : y, clipped. Toutes les valeurs de stimulation sont des valeurs binaires connues.
Complétez design.v et préservez les noms de module et les ports. Le testbench.v verrouillé fournit les changements d’entrée et affiche les sorties une fois stabilisées. Il choisit un scénario à l’aide d’un argument du simulateur tel que +CASE=1 ; aucune entrée standard n’est requise. N’ajoutez pas d’affichage, de délais ni d’arrêt de la simulation au design. La sortie attendue est une ligne de valeurs décimales par observation, séparées par un espace et se terminant par un saut de ligne.
Essayez vous-même
module dut (input signed [7:0] a, input signed [7:0] b, output reg signed [7:0] y, output reg clipped);
// Remplacez ce placeholder par votre design.
initial y = 0;
initial clipped = 0;
endmoduleToutes les leçons de Conception et vérification RTL
1RTL combinatoire fiable
Les valeurs par défaut évitent les latchsEncodeurs de prioritéValidation one-hotDécodage sûr avec caseRécapitulatif - Routeur de requêtes
2Largeurs et arithmétique signée
Préserver les bits de retenueComparaisons signéesDécalages arithmétiques vers la droiteDépassement et saturationRécapitulatif – différence signéeEntraînez-vous par vous-même : Compilateur Verilog en ligne