NouveauParcours
Apprendre Verilog
Un cours de Verilog en ligne, gratuit et interactif. Tu écris du Verilog à chaque leçon - modules et ports, wires et registers, primitives de portes logiques, always blocks, FSMs et les patterns de testbench que les concepteurs numériques utilisent vraiment - avec des aides IA quand la sortie de ta simulation ne colle pas à ce que tu attendais, et un certificat gratuit à la fin.
2,500+ codders inscrits
- Adapté aux débutants
Aide au codage assistée par IA
Leçons interactives et pratiques
Narration audio dans chaque leçon
Quiz pour tester vos connaissances
Certificat gratuit de réussite
Programme
Section 1
Fondamentaux
Commencer la sectionDémarrerDévelopperRéduireBâtissez des bases solides en conception numérique avec les compétences fondamentales en VerilogIntroduction
5 leçons433- 01Qu'est-ce que VerilogDéfi
- 02Hardware vs SoftwareQuiz
- 03Niveaux d'abstraction de conceptionDéfiQuiz
- 04Votre premier moduleDéfiQuiz
- 05CommentairesDéfiQuiz
Types de données
7 leçons753- 01Type WireDéfiQuiz
- 02Type RegDéfiQuiz
- 03Entiers et RéelsDéfiQuiz
- 04VecteursDéfiQuiz
- 05TableauxDéfiQuiz
- 06ParamètresDéfiQuiz
- 07Récapitulatif - Déclarer des signauxDéfi
Système de numération
6 leçons646- 01Représentation binaireDéfiQuiz
- 02Nombres avec tailleDéfiQuiz
- 03Nombres sans tailleDéfiQuiz
- 04Nombres négatifsDéfiQuiz
- 05Valeurs spéciales X et ZDéfiQuiz
- 06Récapitulatif - Formats de nombresDéfi
Opérateurs - Partie 1
5 leçons535- 01Opérateurs arithmétiquesDéfiQuiz
- 02Opérateur moduloDéfiQuiz
- 03Opérateurs de comparaisonDéfiQuiz
- 04Récapitulatif - Mathématiques simplesDéfi
- 05Opérateurs bit à bitDéfiQuiz
Opérateurs - Partie 2
6 leçons647- 01Opérateurs logiquesDéfiQuiz
- 02Opérateurs de réductionDéfiQuiz
- 03Opérateurs de décalageDéfiQuiz
- 04Opérateur de concaténationDéfiQuiz
- 05Opérateur conditionnelDéfiQuiz
- 06Récapitulatif - Défi sur les opérateursDéfi
Modules
7 leçons755- 01Structure d'un moduleDéfiQuiz
- 02Ports d'entrée et de sortieDéfiQuiz
- 03Ports InoutDéfiQuiz
- 04Instanciation de moduleDéfiQuiz
- 05Mappage de ports par nomDéfiQuiz
- 06Mappage de ports par ordreDéfiQuiz
- 07Récapitulatif - Créer un moduleDéfi
Assignation et portes logiques
6 leçons648- 01Assignation continueDéfiQuiz
- 02Assignation avec opérateursDéfiQuiz
- 03Primitives de portes intégréesDéfiQuiz
- 04Portes AND OR NOTDéfiQuiz
- 05Portes XOR XNORDéfiQuiz
- 06Récapitulatif - Circuit à portes logiquesDéfi
Projet Demi-additionneur
Projet3 leçons1- 01Écriture du moduleDéfi
- 02Conception de la logiqueProjet
- 03Écriture du TestbenchProjet
Blocs procéduraux
6 leçons646- 01Bloc AlwaysDéfiQuiz
- 02Bloc InitialDéfiQuiz
- 03Liste de sensibilitéDéfiQuiz
- 04Affectation bloquanteDéfiQuiz
- 05Affectation non bloquanteDéfiQuiz
- 06Récapitulatif - Always vs InitialDéfi
Prise de décision
6 leçons635- 01Instruction IfDéfiQuiz
- 02If - ElseDéfiQuiz
- 03Récapitulatif - Comparateur simpleDéfi
- 04Instruction CaseDéfiQuiz
- 05Casex et CasezDéfiQuiz
- 06Récapitulatif - Conception d'ALUDéfi
Boucles
6 leçons646- 01Boucle ForDéfiQuiz
- 02Boucle WhileDéfiQuiz
- 03Boucle RépéterDéfiQuiz
- 04Boucle InfinieDéfiQuiz
- 05Instruction DisableDéfiQuiz
- 06Récapitulatif - Modèles de bouclesDéfi
Projet Multiplexeur
Projet3 leçons1- 01Conception d'un Mux 2 vers 1Défi
- 02Conception d'un Mux 4 vers 1Projet
- 03Utilisation de l'instruction CaseProjet
Temporisation et Délais
6 leçons645- 01Qu'est-ce que les délaisDéfiQuiz
- 02Délais de porteDéfiQuiz
- 03Délais d'affectationDéfiQuiz
- 04Directive TimescaleDéfiQuiz
- 05Génération d'horlogeDéfiQuiz
- 06Récapitulatif - Contrôle de la temporisationDéfi
Les bases du Testbench
6 leçons645- 01Qu'est-ce qu'un TestbenchDéfiQuiz
- 02Création de stimuliDéfiQuiz
- 03Display et MonitorDéfiQuiz
- 04Dumpfile et DumpvarsDéfiQuiz
- 05Utilisation des tâches systèmeDéfiQuiz
- 06Récapitulatif - Testbench completDéfi
Contrôleur de feux de circulation
Projet5 leçons1- 01Définition des étatsDéfi
- 02Logique de la machine à étatsProjet
- 03Temporisation des transitionsProjet
- 04Écriture du TestbenchProjet
- 05Vérification de la sortieProjet
Défis finaux
3 leçons3- 01Compteur 4 bitsDéfi
- 02Conception de décodeurDéfi
- 03Registre à décalageDéfi
UART
Projet4 leçons1- 01Compteur de bitsDéfi
- 02Machine à étatsProjet
- 03Conception de l'émetteurProjet
- 04Banc de testProjet
Pourquoi apprendre Verilog avec Coddy
- Écris et simule du vrai Verilog dans ton navigateur. Pas d'installation d'Icarus, Vivado ou ModelSim - chaque leçon compile ton module Verilog et exécute le testbench côté serveur, puis affiche la sortie de la simulation et les éventuelles erreurs de compilation instantanément.
- Verilog comme les concepteurs numériques s'en servent vraiment : modules et ports, wires vs. registers, primitives de portes logiques (AND/OR/NOT/XOR), assignations blocking vs. non-blocking, always blocks combinatoires et séquentiels, paramètres, machines à états finis et testbenches avec
$display,$monitoret$dumpvars. Les fondations du langage de description matérielle dont tu as besoin avant de toucher à un FPGA. - Les aides IA t'accompagnent sur les parties de Verilog qui font trébucher tout le monde : blocking vs. non-blocking à l'intérieur des always blocks, quand utiliser
wireoureg, nombres dimensionnés vs. non dimensionnés, et le sens des valeursxetz- pour que tu construises le bon modèle mental matériel (et pas logiciel) dès la première leçon. - Construis de vrais projets matériels, pas seulement des exercices : un demi-additionneur, un multiplexeur 2-vers-1 et 4-vers-1, un contrôleur de feu de circulation en tant que FSM, et un émetteur UART. Chaque projet vient avec son propre testbench pour que tu voies ton design simulé de bout en bout.
Questions fréquentes sur l'apprentissage de Verilog
À quoi sert Verilog ?
Verilog est un langage de description matérielle (HDL) utilisé pour concevoir et simuler des circuits numériques - FPGAs, ASICs et les puces de presque tous les appareils modernes. Les ingénieurs décrivent le comportement du matériel en Verilog, le simulent pour vérifier qu'il est correct, puis le synthétisent jusqu'aux portes et flip-flops réels. C'est le langage de référence chez Intel, AMD, NVIDIA, Apple, Qualcomm et la plupart des sociétés FPGA.
Verilog est-il difficile à apprendre ?
Verilog ressemble beaucoup à C, mais le modèle mental est complètement différent - tu décris du matériel qui s'exécute en parallèle, pas du logiciel qui s'exécute ligne par ligne. La syntaxe est facile ; le difficile est de penser en termes de wires, registers et fronts d'horloge plutôt qu'en variables et appels de fonctions. Le cours introduit la pensée matérielle progressivement, en commençant par la logique combinatoire simple et en montant jusqu'aux always blocks horlogés, machines à états finis et testbenches complets.
Verilog ou VHDL - lequel apprendre ?
Les deux sont des HDLs majeurs et font le même travail. Verilog (et son successeur SystemVerilog) domine dans l'industrie des semi-conducteurs aux États-Unis, dans les grandes entreprises de puces et dans la plupart des flux de vérification modernes. VHDL est plus courant dans l'industrie européenne, l'aérospatiale et la défense. Si tu n'as pas d'employeur précis en tête, Verilog est le premier HDL le plus sûr - syntaxe plus proche de C et écosystème plus riche en outils gratuits et en designs open source.
Faut-il connaître Verilog pour faire du FPGA ?
Oui - Verilog (ou VHDL, ou de plus en plus SystemVerilog) est la façon de décrire ce qu'un FPGA fait réellement. Les outils des fabricants comme Vivado, Quartus et Lattice Radiant prennent du Verilog/SystemVerilog en entrée. Il existe des outils visuels et de la synthèse haut niveau (HLS), mais tout ce qui dépasse le projet jouet sur FPGA finit par être écrit ou lu en Verilog.
Combien de temps faut-il pour apprendre Verilog ?
Les bases de Verilog -modules, ports, wires, registers, opérateurs, always blocks simples- prennent deux à trois semaines de pratique quotidienne. Être à l'aise avec les machines à états, les testbenches et les projets du cours (demi-additionneur, multiplexeur, feu de circulation en FSM, UART) prend généralement un à deux mois supplémentaires. L'étape suivante - faire tourner tes designs sur une vraie carte FPGA - est sa propre courbe d'apprentissage, par-dessus le langage.
Peut-on apprendre Verilog en ligne gratuitement ?
Oui. Le cours interactif de Verilog est gratuit - leçons complètes, exercices de code, testbenches simulés et certificat. Verilog compile et simule côté serveur, donc tu n'as pas besoin d'installer Icarus Verilog, Vivado ou une toolchain FPGA en local pour commencer à écrire du vrai HDL.
