NouveauParcours
Apprendre Verilog
Un cours de Verilog en ligne, gratuit et interactif. Tu écris du Verilog à chaque leçon, avec des aides IA quand la sortie de ta simulation ne colle pas à ce que tu attendais, et un certificat gratuit à la fin.
3,811+ codders inscrits
128 leçons127 défis628 questions de quiz
- Adapté aux débutants
Aide au codage assistée par IA
Leçons interactives et pratiques
Narration audio dans chaque leçon
Quiz pour tester vos connaissances
Certificat gratuit de réussite
Programme
Section 1
Fondamentaux
Commencer la sectionDémarrerDévelopperRéduireConstruisez des bases solides en conception numérique grâce aux compétences essentielles en VerilogIntroduction
5 leçons433Types de données
7 leçons853Système de numération
6 leçons646Opérateurs - Partie 1
5 leçons535Opérateurs - Partie 2
6 leçons647Modules
7 leçons755Affectations et portes
6 leçons648Projet de demi-additionneur
Projet3 leçons3Blocs procéduraux
6 leçons646Prise de décision
6 leçons634Boucles
6 leçons646Projet de multiplexeur
Projet3 leçons3Temporisation et délais
6 leçons645Bases du banc de test
6 leçons644Contrôleur de feux de circulation
Projet5 leçons5Défis finaux
3 leçons3UART
Projet4 leçons4Section 2
Conception et vérification RTL
Commencer la sectionDémarrerDévelopperRéduireConcevez un RTL Verilog fiable avec une logique combinatoire complète, une arithmétique signée, des modules réutilisables, des pipelines contrôlés et un comportement mémoire explicite. Vérifiez vos conceptions à l’aide de bancs de test avec auto-vérification, de défis de maîtrise et d’un projet Sample Monitor.RTL combinatoire fiable
5 leçons916Largeurs et arithmétique signée
5 leçons916RTL réutilisable
5 leçons916RTL séquentiel contrôlé
5 leçons916Mémoire et tables de correspondance
5 leçons916Bancs de test auto-vérifiants
5 leçons916Projet - Moniteur d’échantillons
Projet5 leçons5Défis finaux
3 leçons3
Ce que vous obtenez
Tout ce que vous utiliserez pour apprendre à coder
Apprendre en Faisant
Écrivez du vrai code, interrogez des bases de données, créez des sites web et maîtrisez les prompts IA. Nos leçons interactives couvrent toutes les compétences dont les développeurs modernes ont besoin.
playground.js
Éditeur de Code
1const greeting = "Hello, Coddy!"
2function sayHi(name) {
3 return greeting + " " + name
4}
5
Test n°1
Test n°2
Test n°3
Entrée
"Alex"
Sortie
"Hello, Coddy! Alex"
Construisez Votre Série
Restez constant et regardez vos progrès grandir! Suivez votre habitude quotidienne de codage, protégez votre série avec des jours de gel et gagnez des récompenses en vous connectant chaque jour.
12 jours de série
Revenez demain pour maintenir votre série!
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Quitte ou Double
Jour 5 sur 7
Gel de Série
2 left
Codez Partout
Emportez votre parcours de codage avec vous! Pas de configuration, pas de téléchargements - ouvrez et commencez à coder. Disponible sur iOS, Android et Web avec des notes de 4.9 étoiles.
7
250
5
Variables
CONTINUER
4.9
Note
Vous N'êtes Pas Seul
Affrontez les classements mondiaux, invitez des amis pour gagner des récompenses et célébrez les succès des autres. Coder, c'est mieux entre amis!
Ligue ChallengerLes 7 premiers avancent
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Alex7+ Days
2840
2
Jordan7+ Days
2650
3
Sam7+ Days
2420
4
Casey
2180
5
Morgan7+ Days
1950
Zone de promotionApprenez comme vous voulez
Lisez, écoutez, testez-vous, demandez à l'IA ou retrouvez ce que vous avez déjà étudié. Chaque leçon s'adapte à vous.
Intro aux variables
Audio
Une variable est un conteneur nommé qui stocke une valeur réutilisable plus tard dans votre programme.
En Python, on en crée une en écrivant le nom, un signe égal, puis la valeur à stocker.
La valeur peut évoluer : réassigner le nom le fait simplement pointer vers une nouvelle valeur.
1xSarah
Certifiez-vous
Gagnez des certificats pour chaque cours terminé. Ajoutez-les à votre profil LinkedIn et CV pour montrer votre expertise en programmation aux employeurs.
Certificat de RéussiteCeci certifie queJean Duponta complété avec succèsFondamentaux de Python
Fondamentaux de Python
Datejanv. 2026
Ajouter à LinkedInPourquoi apprendre Verilog avec Coddy
- Écris et simule du vrai Verilog dans ton navigateur. Pas d'installation d'Icarus, Vivado ou ModelSim - chaque leçon compile ton module Verilog et exécute le testbench côté serveur, puis affiche la sortie de la simulation et les éventuelles erreurs de compilation instantanément.
- Verilog comme les concepteurs numériques s'en servent vraiment : modules et ports, wires vs. registers, primitives de portes logiques (AND/OR/NOT/XOR), assignations blocking vs. non-blocking, always blocks combinatoires et séquentiels, paramètres, machines à états finis et testbenches avec
$display,$monitoret$dumpvars. Les fondations du langage de description matérielle dont tu as besoin avant de toucher à un FPGA. - Les aides IA t'accompagnent sur les parties de Verilog qui font trébucher tout le monde : blocking vs. non-blocking à l'intérieur des always blocks, quand utiliser
wireoureg, nombres dimensionnés vs. non dimensionnés, et le sens des valeursxetz- pour que tu construises le bon modèle mental matériel (et pas logiciel) dès la première leçon. - Construis de vrais projets matériels, pas seulement des exercices : un demi-additionneur, un multiplexeur 2-vers-1 et 4-vers-1, un contrôleur de feu de circulation en tant que FSM, et un émetteur UART. Chaque projet vient avec son propre testbench pour que tu voies ton design simulé de bout en bout.
Questions fréquentes sur l'apprentissage de Verilog
À quoi sert Verilog ?
Verilog est un langage de description matérielle (HDL) utilisé pour concevoir et simuler des circuits numériques - FPGAs, ASICs et les puces de presque tous les appareils modernes. Les ingénieurs décrivent le comportement du matériel en Verilog, le simulent pour vérifier qu'il est correct, puis le synthétisent jusqu'aux portes et flip-flops réels. C'est le langage de référence chez Intel, AMD, NVIDIA, Apple, Qualcomm et la plupart des sociétés FPGA.
Verilog est-il difficile à apprendre ?
Verilog ressemble beaucoup à C, mais le modèle mental est complètement différent - tu décris du matériel qui s'exécute en parallèle, pas du logiciel qui s'exécute ligne par ligne. La syntaxe est facile ; le difficile est de penser en termes de wires, registers et fronts d'horloge plutôt qu'en variables et appels de fonctions. Le cours introduit la pensée matérielle progressivement, en commençant par la logique combinatoire simple et en montant jusqu'aux always blocks horlogés, machines à états finis et testbenches complets.
Verilog ou VHDL - lequel apprendre ?
Les deux sont des HDLs majeurs et font le même travail. Verilog (et son successeur SystemVerilog) domine dans l'industrie des semi-conducteurs aux États-Unis, dans les grandes entreprises de puces et dans la plupart des flux de vérification modernes. VHDL est plus courant dans l'industrie européenne, l'aérospatiale et la défense. Si tu n'as pas d'employeur précis en tête, Verilog est le premier HDL le plus sûr - syntaxe plus proche de C et écosystème plus riche en outils gratuits et en designs open source.
Faut-il connaître Verilog pour faire du FPGA ?
Oui - Verilog (ou VHDL, ou de plus en plus SystemVerilog) est la façon de décrire ce qu'un FPGA fait réellement. Les outils des fabricants comme Vivado, Quartus et Lattice Radiant prennent du Verilog/SystemVerilog en entrée. Il existe des outils visuels et de la synthèse haut niveau (HLS), mais tout ce qui dépasse le projet jouet sur FPGA finit par être écrit ou lu en Verilog.
Combien de temps faut-il pour apprendre Verilog ?
Les bases de Verilog -modules, ports, wires, registers, opérateurs, always blocks simples- prennent deux à trois semaines de pratique quotidienne. Être à l'aise avec les machines à états, les testbenches et les projets du cours (demi-additionneur, multiplexeur, feu de circulation en FSM, UART) prend généralement un à deux mois supplémentaires. L'étape suivante - faire tourner tes designs sur une vraie carte FPGA - est sa propre courbe d'apprentissage, par-dessus le langage.
Peut-on apprendre Verilog en ligne gratuitement ?
Oui. Le cours interactif de Verilog est gratuit - leçons complètes, exercices de code, testbenches simulés et certificat. Verilog compile et simule côté serveur, donc tu n'as pas besoin d'installer Icarus Verilog, Vivado ou une toolchain FPGA en local pour commencer à écrire du vrai HDL.
Est-ce qu'on obtient un certificat après le cours de Verilog ?
Oui. Terminer le cours de Verilog te donne un certificat de fin gratuit. Un signal vérifiable que tu peux ajouter à ton CV ou partager sur LinkedIn, avec les projets FPGA, designs RTL ou testbenches que tu as construits.
