Comparaisons signées

Fait partie de la section Conception et vérification RTL du Journey Verilog de Coddy. Leçon 7 sur 38.

Le même motif de bits peut représenter des nombres signed et non signés différents. Déclarez les deux opérandes signed lors de la comparaison de valeurs en complément à deux. Mélanger des opérandes signed et non signés peut modifier l’interprétation de la comparaison. Les concaténations sont des expressions non signées, même lorsqu’elles contiennent des signaux signed.

Extrait pertinent : les déclarations et connexions environnantes sont fournies dans le défi.

wire signed [7:0] a,b;
assign less = a < b;

Les déclarations signed font en sorte que les valeurs négatives soient comparées comme inférieures aux valeurs non négatives.

Gardez les opérandes de comparaison systématiquement signed et étendez les valeurs signed avec leur bit de signe.

Défi

Moyen

Comparez les valeurs signed a et b sur 8 bits. Produisez less lorsque a est inférieur à b, et equal lorsqu’ils sont égaux. Les deux entrées sont des valeurs signed en complément à deux. Colonnes de sortie : less, equal. Toutes les valeurs de stimulus sont des valeurs binaires connues.

Complétez design.v et préservez les noms de module et les ports. Le testbench.v verrouillé fournit les changements d’entrée et affiche les sorties une fois celles-ci stabilisées. Il choisit un scénario à l’aide d’un argument du simulateur tel que +CASE=1 ; aucune entrée standard n’est requise. N’ajoutez pas d’affichage, de délais ni de terminaison de simulation à la conception. La sortie attendue est une ligne de valeurs décimales par observation, séparées par un espace et se terminant par un saut de ligne.

Essayez vous-même

module dut (input signed [7:0] a, input signed [7:0] b, output less, output equal);
    // Remplacez ce placeholder par votre design.
    assign less = 0;
    assign equal = 0;
endmodule