Récapitulatif - Compteur d'événements

Fait partie de la section Conception et vérification RTL du Journey Verilog de Coddy. Leçon 20 sur 38.

Défi

Moyen

Comptez les transitions montantes échantillonnées de sig synchrone dans count sur 4 bits. Saturez à 15. Le rst synchrone efface count et le niveau précédent. Un sig à l’état haut immédiatement après la réinitialisation est compté comme un événement montant. Colonnes de sortie : count. Toutes les commandes et les données sont stables avant chaque front montant de l’horloge ; les résultats sont observés ensuite.

Complétez design.v et préservez les noms de ses modules et de ses ports. Le testbench.v verrouillé fournit les changements d’entrée et affiche les sorties une fois stabilisées. Il choisit un scénario à l’aide d’un argument du simulateur tel que +CASE=1 ; aucune entrée standard n’est requise. N’ajoutez ni affichage, ni délais, ni terminaison de la simulation au design. La sortie attendue est une ligne de valeurs décimales par observation, séparées par un espace et se terminant par un saut de ligne.

Essayez vous-même

module dut (input clk, input rst, input sig, output reg [3:0] count);
    // Remplacez ce placeholder par votre design.
    initial count = 0;
endmodule