도전 - 제한된 합

Coddy Verilog 여정의 RTL 설계 및 검증 섹션에 포함된 레슨. 38개 중 38번째.

챌린지

중급

활성화된 상승 에지에서 signed 8비트 샘플을 signed q에 누적하고, -128과 127에서 포화시키세요. 포화가 발생할 때마다 sticky clipped를 설정하고, 한 번 설정되면 rst 또는 clear가 실행될 때까지 설정된 상태로 유지하세요. 두 동기식 제어 신호는 q와 clipped를 초기화하며 en보다 우선합니다. 비활성화된 에지에서는 두 값 모두 현재 상태를 유지합니다. 출력 열: q, clipped. 각 상승 클록 에지 전에 모든 제어 신호와 데이터가 안정되어 있으며, 결과는 그 후에 관찰됩니다.

design.v를 완성하고 모듈 이름과 포트를 그대로 유지하세요. 잠긴 testbench.v가 입력 변경을 제공하고 안정화된 후 출력을 출력합니다. 시뮬레이터 인수(예: +CASE=1)를 사용하여 시나리오를 선택하며, 표준 입력은 필요하지 않습니다. design에 출력, 지연 또는 시뮬레이션 종료를 추가하지 마세요. 예상 출력은 각 관찰마다 10진수 값 한 행이며, 값은 공백 하나로 구분되고 개행 문자로 끝납니다.

직접 해보기

module dut (input clk, input rst, input clear, input en, input signed [7:0] sample, output reg signed [7:0] q, output reg clipped);
    // 이 플레이스홀더를 여러분의 설계로 교체하세요.
    initial q = 0;
    initial clipped = 0;
endmodule