도전 - 패리티 파이프라인

Coddy Verilog 여정의 RTL 설계 및 검증 섹션에 포함된 레슨. 38개 중 36번째.

챌린지

중급

2단계 패리티 파이프라인을 구축하세요. 먼저 바이트 데이터와 in_valid를 캡처합니다. 그다음 리셋이 아닌 에지에서, 이전 유효 신호가 high인 경우 이전에 캡처한 바이트의 축약 XOR을 패리티로 출력하고, 그렇지 않으면 0을 출력합니다. out_valid는 지연된 유효 신호입니다. 동기식 rst는 두 단계와 출력을 모두 클리어합니다. 출력 열: parity, out_valid. 각 상승 클록 에지 전에 모든 제어 신호와 데이터가 안정되어 있으며, 결과는 그 이후에 관찰됩니다.

design.v를 완성하고 모듈 이름과 포트를 유지하세요. 잠긴 testbench.v는 입력 변경을 제공하고 안정화된 후 출력을 출력합니다. +CASE=1과 같은 시뮬레이터 인수를 사용하여 시나리오를 선택하며, 표준 입력은 필요하지 않습니다. 설계에 출력, 지연 또는 시뮬레이션 종료를 추가하지 마세요. 예상 출력은 관찰마다 십진수 값이 한 행에 하나씩 표시되며, 값 사이는 공백 하나로 구분하고 줄바꿈으로 끝납니다.

직접 해보기

module dut (input clk, input rst, input in_valid, input [7:0] data, output reg parity, output reg out_valid);
    // 이 플레이스홀더를 자신의 설계로 교체하세요.
    initial parity = 0;
    initial out_valid = 0;
endmodule