복습 - 가산기 점검

Coddy Verilog 여정의 RTL 설계 및 검증 섹션에 포함된 레슨. 38개 중 30번째.

챌린지

중급

4비트 부호 없는 가산기에 대한 audit를 구현하세요. scoreboard 레슨에서와 같이 checked와 errors를 누적하고, 커버리지 비트를 유지하세요. 비트 0은 a=b=0을 나타내고, 비트 1은 a=b=15를 나타내며, 비트 2는 그 외의 모든 입력 쌍을 나타냅니다. 4상태 부등식을 사용하여 actual을 전체 5비트 합과 비교하세요. 호출자는 모든 카운터와 플래그를 초기화합니다. 이 모듈에는 잠긴 테스트벤치에서 호출하는 시뮬레이션 전용 task가 포함됩니다. 출력 열은 checked, errors, seen입니다.

design.v를 완성하고 모듈 이름과 포트를 유지하세요. 잠긴 testbench.v는 입력을 변경하고 안정화된 후 출력을 출력합니다. +CASE=1과 같은 시뮬레이터 인수를 사용하여 시나리오를 선택하며, 표준 입력은 필요하지 않습니다. 출력과 시나리오 제어는 잠긴 테스트벤치에 그대로 두고, task 본문만 구현하세요. 예상 출력은 관찰 결과마다 10진수 값으로 구성된 한 행이며, 값은 하나의 공백으로 구분되고 줄바꿈으로 끝납니다.

직접 해보기

module dut;
    task audit;
        input [3:0] a,b;
        input [4:0] actual;
        inout integer checked,errors;
        inout [2:0] seen;
        reg [4:0] expected;
        begin
            // 체커 태스크를 완성하세요.
            checked=checked;errors=errors;seen=seen;
        end
    endtask
endmodule