복습 - 부호 있는 차이

Coddy Verilog 여정의 RTL 설계 및 검증 섹션에 포함된 레슨. 38개 중 10번째.

챌린지

중급

포화 방식으로 signed 8비트 a에서 b를 뺀 값을 계산하여 -128부터 127까지의 범위로 제한합니다. 정확한 차이가 해당 범위를 벗어나면 제한된 y와 clipped=1을 반환합니다. 출력 열: y, clipped. 모든 자극 값은 알려진 이진 값입니다.

design.v를 완성하고 모듈 이름과 포트를 유지합니다. 잠긴 testbench.v는 입력 변경을 제공하고 안정화된 후 출력을 출력합니다. +CASE=1과 같은 시뮬레이터 인수를 사용하여 시나리오를 선택하며, 표준 입력은 필요하지 않습니다. 설계에 출력, 지연 또는 시뮬레이션 종료를 추가하지 마세요. 예상 출력은 관측값마다 10진수 값 한 행이며, 값은 하나의 공백으로 구분되고 줄바꿈으로 끝납니다.

직접 해보기

module dut (input signed [7:0] a, input signed [7:0] b, output reg signed [7:0] y, output reg clipped);
    // 이 플레이스홀더를 여러분의 설계로 교체하세요.
    initial y = 0;
    initial clipped = 0;
endmodule