복습 - 요청 라우터

Coddy Verilog 여정의 RTL 설계 및 검증 섹션에 포함된 레슨. 38개 중 5번째.

챌린지

중급

정확히 하나의 비트가 설정된 경우에만 4비트 요청을 수락합니다. 유효한 경우 선택된 비트 인덱스를 code로 출력하고 valid를 설정합니다. 유휴 상태이거나 요청이 여러 개인 경우 code와 valid는 모두 0입니다. 출력 열: code, valid. 모든 자극 값은 알려진 이진 값입니다.

design.v를 완성하고 모듈 이름과 포트를 그대로 유지합니다. 잠긴 testbench.v는 입력 변경을 제공하고 안정화된 후 출력을 출력합니다. +CASE=1과 같은 시뮬레이터 인수를 사용하여 시나리오를 선택하며 표준 입력은 필요하지 않습니다. 설계에 출력, 지연 또는 시뮬레이션 종료를 추가하지 마세요. 예상 출력은 각 관찰마다 10진수 값이 한 행에 하나씩 표시되며, 값은 공백 하나로 구분되고 줄바꿈으로 끝납니다.

직접 해보기

module dut (input [3:0] req, output reg [1:0] code, output reg valid);
    // 이 플레이스홀더를 여러분의 설계로 교체하세요.
    initial code = 0;
    initial valid = 0;
endmodule