도전 - 패턴 이벤트
Coddy Verilog 여정의 RTL 설계 및 검증 섹션에 포함된 레슨. 38개 중 37번째.
챌린지
중급허용된 입력 샘플에서 비트 패턴 101을 감지합니다. en=1이면 상승 에지에서 bit_in을 허용하고, en=0이면 부분 일치 상태를 유지하며 hit=0을 생성합니다. 허용된 비트가 101을 완성하는 경우에만 등록된 hit을 1로 설정합니다. 겹치는 일치는 허용됩니다. 즉, 10101은 두 개의 펄스를 생성합니다. 동기식 rst는 상태와 hit을 지우며 en보다 우선합니다. 출력 열: hit. 각 상승 클록 에지 전에 모든 제어 신호와 데이터가 안정되어 있으며, 결과는 그 후에 관찰됩니다.
design.v를 완성하고 모듈 이름과 포트를 유지하세요. 잠긴 testbench.v는 입력 변경을 제공하고 안정화된 후 출력을 출력합니다. 시뮬레이터 인수(예: +CASE=1)를 사용하여 시나리오를 선택하며, 표준 입력은 필요하지 않습니다. 설계에 출력, 지연 또는 시뮬레이션 종료를 추가하지 마세요. 예상 출력은 관찰마다 십진수 값으로 이루어진 한 행이며, 값은 공백 하나로 구분되고 줄바꿈으로 끝납니다.
직접 해보기
module dut (input clk, input rst, input en, input bit_in, output reg hit);
// 이 플레이스홀더를 여러분의 설계로 교체하세요.
initial hit = 0;
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