부호 있는 비교

Coddy Verilog 여정의 RTL 설계 및 검증 섹션에 포함된 레슨. 38개 중 7번째.

동일한 비트 패턴이 서로 다른 signed 및 부호 없는 수를 나타낼 수 있습니다. 2의 보수 값을 비교할 때는 두 피연산자를 모두 signed로 선언하세요. signed 피연산자와 부호 없는 피연산자를 섞으면 비교 해석이 달라질 수 있습니다. 연결식은 signed 신호를 포함하더라도 부호 없는 식입니다.

관련 발췌문입니다. 주변 선언과 연결은 과제에서 제공됩니다.

wire signed [7:0] a,b;
assign less = a < b;

signed 선언은 음수 값이 음수가 아닌 값보다 작게 비교되도록 합니다.

비교 피연산자를 일관되게 signed로 유지하고 signed 값은 부호 비트로 확장하세요.

챌린지

중급

signed 8비트 a와 b를 비교하세요. a가 b보다 작으면 less를 출력하고, 같으면 equal을 출력하세요. 두 입력은 모두 2의 보수 signed 값입니다. 출력 열: less, equal. 모든 자극 값은 알려진 이진 값입니다.

design.v를 완성하고 모듈 이름과 포트를 그대로 유지하세요. 잠긴 testbench.v가 입력 변경을 제공하고 입력이 안정화된 후 출력을 출력합니다. 시뮬레이터 인수(예: +CASE=1)를 사용하여 시나리오를 선택하며, 표준 입력은 필요하지 않습니다. 설계에 출력, 지연 또는 시뮬레이션 종료를 추가하지 마세요. 예상 출력은 각 관측값마다 10진수 값 한 행이며, 값은 공백 하나로 구분하고 줄바꿈으로 끝나야 합니다.

직접 해보기

module dut (input signed [7:0] a, input signed [7:0] b, output less, output equal);
    // 이 플레이스홀더를 자신의 디자인으로 교체하세요.
    assign less = 0;
    assign equal = 0;
endmodule