복습 - 이벤트 카운터
Coddy Verilog 여정의 RTL 설계 및 검증 섹션에 포함된 레슨. 38개 중 20번째.
챌린지
중급동기식 sig의 상승 전이를 샘플링하여 4비트 count에서 세세요. 최댓값은 15로 제한합니다. 동기식 rst는 count와 이전 레벨을 지웁니다. 리셋 직후 sig가 High이면 상승 이벤트로 계산합니다. 출력 열: count. 각 상승 클록 에지 전에 모든 제어 신호와 데이터는 안정된 상태이며, 결과는 그 이후에 관찰됩니다.
design.v를 완성하고 모듈 이름과 포트를 그대로 유지하세요. 잠긴 testbench.v는 입력 변경을 제공하고 안정된 후 출력을 출력합니다. +CASE=1과 같은 시뮬레이터 인수를 사용하여 시나리오를 선택하며, 표준 입력은 필요하지 않습니다. 설계에 출력, 지연 또는 시뮬레이션 종료를 추가하지 마세요. 예상 출력은 관찰마다 10진수 값이 한 행에 하나씩 표시되며, 값은 공백 하나로 구분되고 줄바꿈으로 끝납니다.
직접 해보기
module dut (input clk, input rst, input sig, output reg [3:0] count);
// 이 플레이스홀더를 자신의 설계로 교체하세요.
initial count = 0;
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