복습 - 재사용 가능한 비트 마스크
Coddy Verilog 여정의 RTL 설계 및 검증 섹션에 포함된 레슨. 38개 중 15번째.
챌린지
중급이름이 지정된 generate 루프를 사용하여 WIDTH비트 비트 클리어 회로를 구성하세요. 각 출력 비트는 해당 위치의 a 비트와 b의 역 비트의 AND와 같습니다. b는 클리어 마스크입니다. WIDTH는 양수입니다. 잠긴 테스트벤치는 WIDTH 값 1, 4, 8을 인스턴스화하며, 더 좁은 인스턴스에는 a와 b의 하위 비트를 사용합니다. 출력 열은 10진수 형식의 y1, y4, y8입니다.
design.v를 완성하고 모듈 이름과 포트를 유지하세요. 잠긴 testbench.v는 입력을 변경하고 안정화된 후 출력을 출력합니다. +CASE=1과 같은 시뮬레이터 인수를 사용하여 시나리오를 선택하며, 표준 입력은 필요하지 않습니다. 설계에 출력, 지연 또는 시뮬레이션 종료를 추가하지 마세요. 예상 출력은 각 관측값당 10진수 값 한 행이며, 값은 공백 하나로 구분되고 줄바꿈으로 끝납니다.
직접 해보기
module dut #(parameter WIDTH=4) (input [WIDTH-1:0] a,b, output [WIDTH-1:0] y);
// 매개변수화된 회로를 구현하세요.
assign y = 0;
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