조합 논리 ROM 테이블
Coddy Verilog 여정의 RTL 설계 및 검증 섹션에 포함된 레슨. 38개 중 21번째.
고정 조회 테이블은 주소에서 데이터로의 읽기 전용 매핑을 설명합니다. 완전한 case 또는 function으로 그 내용을 표현할 수 있습니다. 조합 읽기를 사용하면 클록을 기다리지 않고 주소를 변경할 때 출력이 변경됩니다. 합성 도구가 구현을 선택하며, 이 소스는 특정 FPGA 메모리 프리미티브를 보장하지 않습니다.
관련 발췌문이며, 주변 선언과 연결은 과제에서 제공됩니다.
function [7:0] lookup;
input [1:0] addr;
begin
case(addr)
0: lookup=3;
1: lookup=5;
2: lookup=8;
3: lookup=13;
default: lookup=0;
endcase
end
endfunction모든 주소는 정의된 상수를 선택하며, 이전 출력이 유지되지 않습니다.
모든 테이블 항목을 지정하고 조합 논리 조회와 레지스터된 읽기 지연 시간을 구분하세요.
챌린지
중급조합 논리 8개 항목 조회 테이블을 구현하세요. 주소 0부터 7은 각각 3,5,8,13,21,34,55,89를 반환합니다. 완전한 case 기반 function을 사용하여 y를 구동하세요. 출력 열: y. 모든 자극 값은 알려진 이진 값입니다.
design.v를 완성하고 모듈 이름과 포트를 유지하세요. 잠긴 testbench.v가 입력 변경을 제공하고 안정화된 후 출력을 출력합니다. +CASE=1과 같은 시뮬레이터 인수를 사용하여 시나리오를 선택하며, 표준 입력은 필요하지 않습니다. 설계에 출력, 지연 또는 시뮬레이션 종료를 추가하지 마세요. 예상 출력은 각 관찰값마다 한 행의 10진수 값으로 구성되며, 값은 공백 하나로 구분되고 줄바꿈으로 끝납니다.
직접 해보기
module dut (input [2:0] addr, output [7:0] y);
// 이 플레이스홀더를 여러분의 설계로 교체하세요.
assign y = 0;
endmodule
실력 점검이 레슨에는 짧은 퀴즈가 포함되어 있습니다. 레슨을 시작해 문제를 풀고 진행 상황을 기록하세요.
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