復習 - リクエストルーター

CoddyのVerilogジャーニー「RTL設計と検証」セクションの一部。レッスン 5/38。

チャレンジ

中級

4ビットのリクエストは、正確に1ビットだけがセットされている場合に限り受け付けます。有効な場合は、選択されたビットのインデックスを code に出力し、valid をセットします。アイドル状態または複数のリクエストの場合、code と valid はどちらもゼロにします。出力列: code、valid。すべての刺激値は既知の2進値です。

design.vを完成させ、モジュール名とポートを維持してください。ロックされたtestbench.vは入力を変更し、値が安定した後に出力を表示します。+CASE=1のようなシミュレータ引数を使用してシナリオを選択します。標準入力は必要ありません。デザインに表示、遅延、またはシミュレーション終了処理を追加しないでください。期待される出力は、各観測につき10進値1行で、値は1つのスペースで区切り、改行で終わります。

必須の出力形式:

自分で試してみよう

module dut (input [3:0] req, output reg [1:0] code, output reg valid);
    // このプレースホルダーを自分の設計に置き換えてください。
    initial code = 0;
    initial valid = 0;
endmodule